專利名稱：一種基于時鐘分相技術(shù)的精密數(shù)字延時同步機(jī)的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種數(shù)字延時同步機(jī)及延時方法，特別是涉及一種基于時鐘分相 技術(shù)的精密數(shù)字延時同步機(jī)及延時方法。
背景技術(shù)：
在多路系統(tǒng)的物理試驗中，常常要求各路系統(tǒng)的信號同時到達(dá)某個電路結(jié)點，但 由于各系統(tǒng)所采用的電路元件及安裝工藝不可能完全一致，所以一組同步信號經(jīng)過各路系 統(tǒng)的延遲后就變成了非同步信號，這就需要一種儀器在同步信號進(jìn)入各路前做預(yù)先延遲， 以補(bǔ)償各路系統(tǒng)的非一致性，使各路系統(tǒng)的輸出為同步信號，這就是延時同步機(jī)。觸發(fā)誤 差，延時步進(jìn)和延時是延時同步機(jī)的重要技術(shù)指標(biāo)?！逗穗娮訉W(xué)與探測技術(shù)》2006年11月發(fā)表了題為《基于精度延遲技術(shù)的脈沖同步 機(jī)研制》采用模擬內(nèi)插技術(shù)，即大時間延遲采用數(shù)字式，小時間延遲采用模擬變化式。利用 電容充電實現(xiàn)時幅轉(zhuǎn)換，檢測出觸發(fā)信號與計數(shù)時鐘的相位差，在計數(shù)完畢后，又利用電容 放電實現(xiàn)幅時轉(zhuǎn)換，對輸出脈沖進(jìn)行延時，從而對相位差進(jìn)行補(bǔ)償，減小觸發(fā)誤差。但這種 方法要求充放電電容的寄生電感很小，且要求對溫度變化不敏感，同時還需要搭建一致性 很高的充放電恒流源及其他相位檢測和相位補(bǔ)償電路，電路復(fù)雜，且功耗較高。

實用新型內(nèi)容本實用新型的目的是克服現(xiàn)有技術(shù)中搭建充放電恒流源、相位檢測、相位補(bǔ)償電 路復(fù)雜問題，提供種一種基于時鐘分相技術(shù)的精密數(shù)字延時同步機(jī)及延時方法，使得延遲 同步機(jī)延遲補(bǔ)償較為精密，搭建電路簡單可靠，功耗低。為達(dá)到上述目的，本實用新型采用的技術(shù)方案是一種基于時鐘分相技術(shù)的精密數(shù)字延時同步機(jī)，包括用于實現(xiàn)N級時鐘分相的時 鐘分相電路模塊，還包括完成計數(shù)及數(shù)據(jù)比較的計數(shù)延遲電路模塊；或門電路模塊；設(shè)置 觸發(fā)延遲時間，輸出脈沖寬度的人機(jī)交互控制模塊；其中，時鐘分相電路模塊、計數(shù)延遲電 路模塊、或門電路模塊順序電連接，人機(jī)交互控制模塊與計數(shù)延遲電路模塊電連接。所述計數(shù)延遲電路模塊觸發(fā)信號輸入端作為延時同步機(jī)輸入端，所述或門電路模 塊輸出端作為延時同步機(jī)延時信號輸出端。所述基于時鐘分相技術(shù)的精密數(shù)字延時同步機(jī)具有多路信號輸入端，多路信號輸 出端。所述延時同步機(jī)還包括用于連接人機(jī)交互控制模塊與計數(shù)延遲電路模塊通訊的 通訊接口電路模塊。從上述本實用新型的結(jié)構(gòu)特征可以看出，其優(yōu)點是(1)有效降低延時同步機(jī)的觸發(fā)誤差.(2)電路簡單可靠，功耗低。
圖1為本實用新型的系統(tǒng)原理框圖；圖2為本實用新型的FPGA中四級時鐘分相單路數(shù)據(jù)處理的結(jié)構(gòu)框圖；圖3(a)為本實用新型的FPGA中四級時鐘分相單路數(shù)據(jù)處理的電路的時鐘分相電 路模塊電路設(shè)計；圖3(b)為本實用新型的FPGA中四級時鐘分相單路數(shù)據(jù)處理的電路的計數(shù)延遲電 路模塊與或門電路模塊電路設(shè)計；圖4為本實用新型的四級時鐘分相單路數(shù)據(jù)處理時的FPGA工作時序圖；具體實施方式
為了使本實用新型的目的、技術(shù)方案及優(yōu)點更加清楚明白，
以下結(jié)合附圖及實施 例，對本實用新型進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅用以解釋本 實用新型，并不用于限定本實用新型。系統(tǒng)原理分析本實用新型采用時鐘分相技術(shù)，通過FPGA(現(xiàn)場可編程門陣列)利 用VHDL語言與原理圖混合編程設(shè)計完成基于時鐘分相技術(shù)的精密數(shù)字延時同步機(jī)設(shè)計。 本設(shè)計中，利用低頻、高精度的晶振作為時鐘源，經(jīng)這個低頻時鐘通過一個鎖相環(huán)(PLL)，獲 得一個高穩(wěn)定，低抖動的分相時鐘。利用多級分相時鐘使周期為T的時鐘通過一系列延時 單元，產(chǎn)生相位遞增量為T/N的N個時鐘，形成時鐘分相電路，時鐘分相電路模塊的N個時 鐘同時輸入到計數(shù)延遲電路模塊，當(dāng)計數(shù)延遲電路模塊接受到觸發(fā)信號時，計數(shù)延遲電路 模塊開始啟動計數(shù)器，當(dāng)計數(shù)器數(shù)據(jù)小于觸發(fā)延遲時間時，該模塊輸出低電平；當(dāng)計數(shù)器數(shù) 據(jù)大于觸發(fā)延遲時間，而小于觸發(fā)延遲時間與輸出脈沖寬度之和時，該模塊輸出高電平；當(dāng) 計數(shù)器數(shù)據(jù)大于觸發(fā)延遲時間與輸出脈沖寬度之和時，該模塊輸出低電平。然后采用或門 電路檢測觸發(fā)信號與時鐘分相模塊相位差最小的觸發(fā)信號輸出脈沖，即為延時輸出信號。 延時輸出信號的計數(shù)延遲輸出信號的觸發(fā)誤差則為T/N。這就在不提高時鐘頻率的條件下 將儀器觸發(fā)誤差降低了 N倍。系統(tǒng)總體設(shè)計如圖1本實用新型的系統(tǒng)原理框圖。系統(tǒng)通過包括時鐘分相電路 模塊、計數(shù)延遲電路模塊、或門電路模塊、通訊接口模塊、人機(jī)交互控制模塊。精密數(shù)字延時 同步機(jī)主要是通過FPGA(現(xiàn)場可編程門陣列)利用VHDL語言與原理圖混合編程進(jìn)行硬件 模塊的設(shè)計，設(shè)計了時鐘分相電路模塊、計數(shù)延遲電路模塊、或門電路模塊、通訊接口模塊。 如圖2是FPGA中四級時鐘分相單路數(shù)據(jù)處理的結(jié)構(gòu)框圖。人機(jī)交互界面的觸發(fā)延遲時間與 輸出脈沖寬度參數(shù)設(shè)置，是通過參數(shù)輸入端口輸入到計數(shù)延遲電路中，觸發(fā)信號通過觸發(fā) 輸入信號端口輸入到計數(shù)延遲電路模塊中，時鐘分相電路模塊就是利用了時鐘分相技術(shù)， 形成4級分相時鐘。0相位差計數(shù)延遲電路模塊、T/4相位差計數(shù)延遲電路模塊、T/2相位 差計數(shù)延遲電路模塊、3T/4相位差計數(shù)延遲電路模塊分別完成計數(shù)與數(shù)據(jù)比較，并輸出延 遲信號?；蜷T電路模塊檢測獲取相位差最小的延遲信號并作為最終的延時輸出信號。各個模塊組成及功能設(shè)計1.輸入，輸出信號，及參數(shù)的選擇設(shè)計系統(tǒng)中輸入、輸出信號的電壓為TTL電平，脈沖寬度要求為IOOns 1000ns ；脈沖 寬度為IOOns 500ns ；系統(tǒng)的設(shè)計指標(biāo)為延遲范圍為IOOns Is、延遲輸出TTL電平、延時輸出寬度100 300ns、觸發(fā)誤差5ns、延遲步進(jìn)Ins.本實用新型中FPGA穩(wěn)定的最高工作頻率為200M 450M.最佳值一般選為250M， 這樣4次時鐘分相得到的觸發(fā)誤差為Ins?；跁r鐘分相技術(shù)的精密數(shù)字延時同步機(jī)可以同時處理多路信號，具有多路輸 入，多路輸出功能。2.人機(jī)交互控制模塊人機(jī)交互控制模塊主要用于設(shè)置系統(tǒng)的延遲步進(jìn)，包括時間延遲量和脈沖寬度， 上位機(jī)控制模塊(觸摸屏)上設(shè)置的數(shù)據(jù)經(jīng)過PLC接口，按照485協(xié)議一次性讀入延時同 步控制模塊的數(shù)據(jù)緩存，延遲量即為步進(jìn)量，脈沖寬度為輸出信號高電平寬度。3.時鐘分相電路模塊利用時鐘分相電路，可以形成N級分相電路，但是本設(shè)計中，利用4級分相電路就 可以完成設(shè)計。所謂的時鐘分相技術(shù)，就是把時鐘周期的多個相位都加以利用，以達(dá)到更高 的時間分辨率。在通常設(shè)計中，只用到時鐘的上升沿(0相位)，如果把時鐘的下降沿(180° 相位)也加以利用，系統(tǒng)的時間分辨能力就可以提高一倍。同理，將時鐘分為4個相位(0°、 90°、180°和270° )，系統(tǒng)的時間分辨就可以提高為原來的4倍。4.計數(shù)延遲電路模塊計數(shù)延遲電路模塊完成計數(shù)和數(shù)據(jù)比較功能，包括3路輸入信號，分別為系統(tǒng)輸 入的觸發(fā)信號、時鐘分相電路輸入的分相時鐘電路、上位機(jī)通過PLC接口將設(shè)定的延時量 和數(shù)據(jù)脈沖輸入到計數(shù)延時電路模塊中的數(shù)據(jù)信號；輸出信號為經(jīng)過技術(shù)延遲電路模塊 后，得到的觸發(fā)誤差最小的延時信號。5.或門電路模塊通過FPGA利用VHDL語言設(shè)計的或門電路，檢測觸發(fā)信號與時鐘分相模塊相位差 最小的觸發(fā)信號輸出脈沖，即為延時輸出信號。6.電源及通訊接口模塊FPGA硬件電路設(shè)計中，信號與計數(shù)延時電路模塊通過BNC或SMA接口實現(xiàn)連接、上 微機(jī)控制模塊(觸摸屏)與計數(shù)延時電路模塊通過PLC接口實現(xiàn)連接。系統(tǒng)為FPGA進(jìn)行 硬件電路設(shè)計、上位機(jī)電路設(shè)計等提供了正常供電的電源模塊。其中上位機(jī)需要的24V電 源由220V市電通過一個12W開關(guān)電源轉(zhuǎn)換；其余模塊需要的5V電源由220V市電通過一個 IOff開關(guān)電源轉(zhuǎn)換；FPGA需要的3. 3V和1. 2V電源由該5V電源通過一片TPS70445電源轉(zhuǎn) 換芯片實現(xiàn)。具體設(shè)計過程如圖3(a)所示，在FPGA內(nèi)嵌鎖相環(huán)altpll的參數(shù)表中，Ratio為 時鐘倍頻的倍數(shù)，設(shè)為10，Ph(dg)為對應(yīng)輸出時鐘相對于輸入時鐘延遲的相位，分別設(shè)為 0°、90°、180°和270°，DC為輸出時鐘一個周期內(nèi)高低電平的占空比，設(shè)為50%，這樣， 由片外高穩(wěn)晶振輸入的時鐘信號inclkl (25MHz)經(jīng)鎖相環(huán)altpll倍頻為250MHz信號，經(jīng) 四級延遲后，輸出一個周期內(nèi)高低電平占空比為1 1比例，相位差相對于inclkl為0， T/4，T/2和3T/4相位計數(shù)延遲時鐘的clkl，clk2，clk3和clk4，形成時鐘分相電路模塊。如 圖3(b)所示，時鐘分相電路模塊的N個時鐘同時輸入到計數(shù)延遲電路模塊(delayControl 模塊)，當(dāng)計數(shù)延遲電路模塊(delayControl模塊)接受到觸發(fā)信號(triger信號)時，計 數(shù)延遲電路模塊(delayControl模塊)開始啟動計數(shù)器，若觸摸屏設(shè)定的延遲數(shù)據(jù)為D，脈沖寬度數(shù)據(jù)為W，當(dāng)計數(shù)器數(shù)據(jù)小于D時，該模塊輸出低電平；當(dāng)計數(shù)器數(shù)據(jù)大于D，而小于 D+W時，該模塊輸出高電平；當(dāng)計數(shù)器數(shù)據(jù)大于D+W時，該模塊輸出低電平。然后采用四或 門電路(OR電路)檢測觸發(fā)信號與時鐘分相模塊相位差最小的觸發(fā)信號輸出脈沖，即為觸 發(fā)誤差最小的延時輸出信號(output輸出信號)，作為該觸發(fā)信號的最后輸出。圖4是四級時鐘分相單路數(shù)據(jù)處理時的FPGA工作時序圖。延時輸出信號的計數(shù) 延遲輸出信號的觸發(fā)誤差則為T/N。如果只利用inclkl時鐘直接計數(shù)延時，觸發(fā)誤差就是 觸發(fā)信號(tirger信號)與計數(shù)時鐘inclkl的相位差Δ tl，其最大值等于計數(shù)時鐘的周期 T。采用時鐘分相后，由于圖中在觸發(fā)信號后上升沿最先到來的時鐘是clk3，所以采用clk3 計數(shù)延時觸發(fā)誤差最小，這個觸發(fā)誤差用At2表示，其最大值等于分相時鐘的級差T/4。顯 然時鐘上升沿最先到來對應(yīng)的延時控制模塊輸出也最先到來，采用一個四或門可將這個最 先到來的信號找出來，就是觸發(fā)誤差最小的延時結(jié)果。四或門輸出信號(output輸出信號) 的觸發(fā)誤差相對于直接計數(shù)延遲的觸發(fā)誤差降低了 4倍。本說明書中公開的所有特征，除了互相排斥的特征以外，均可以任何方式組合。本說明書(包括任何附加權(quán)利要求、摘要和附圖)中公開的任一特征，除非特別敘 述，均可被其他等效或具有類似目的的替代特征加以替換。即，除非特別敘述，每個特征只 是一系列等效或類似特征中的一個例子而已。
權(quán)利要求1.一種基于時鐘分相技術(shù)的精密數(shù)字延時同步機(jī)，包括用于實現(xiàn)N級時鐘分相的時鐘 分相電路模塊，其特征在于還包括完成計數(shù)及數(shù)據(jù)比較的計數(shù)延遲電路模塊；或門電路模塊；設(shè)置觸發(fā)延遲時間，輸出脈沖寬度的人機(jī)交互控制模塊；其中，時鐘分相電路模塊、計數(shù)延遲電路模塊、或門電路模塊順序電連接，人機(jī)交互控 制模塊與計數(shù)延遲電路模塊電連接。
2.根據(jù)權(quán)利要求1所述的一種基于時鐘分相技術(shù)的精密數(shù)字延時同步機(jī)，其特征在于 所述計數(shù)延遲電路模塊觸發(fā)信號輸入端作為延時同步機(jī)輸入端，所述或門電路模塊輸出端 作為延時同步機(jī)延時信號輸出端。
3.根據(jù)權(quán)利要求1所述的一種基于時鐘分相技術(shù)的精密數(shù)字延時同步機(jī)，其特征在于 所述基于時鐘分相技術(shù)的精密數(shù)字延時同步機(jī)具有多路信號輸入端，多路信號輸出端。
4.根據(jù)權(quán)利要求1所述的一種基于時鐘分相技術(shù)的精密數(shù)字延時同步機(jī)，其特征在于 所述延時同步機(jī)還包括用于連接人機(jī)交互控制模塊與計數(shù)延遲電路模塊通訊的通訊接口 電路模塊。
專利摘要本實用新型涉及一種數(shù)字延時同步機(jī)，特別是涉及一種基于時鐘分相技術(shù)的精密數(shù)字延時同步機(jī)。目的是克服現(xiàn)有技術(shù)中搭建充放電恒流源、相位檢測、相位補(bǔ)償電路復(fù)雜問題，提供一種基于時鐘分相技術(shù)的精密數(shù)字延時同步機(jī)，使得延遲同步機(jī)延遲補(bǔ)償較為精密，搭建電路簡單可靠，功耗低。技術(shù)方案包括前端信號調(diào)理模塊、延遲同步控制模塊、信號驅(qū)動模塊、上位機(jī)控制模塊，延遲同步控制模塊包括時鐘分相電路模塊、完成計數(shù)、數(shù)據(jù)比較的計數(shù)延遲電路、通訊接口模塊。本實用新型應(yīng)用在同步信號進(jìn)入各路前做預(yù)先延遲，以補(bǔ)償各路系統(tǒng)的非一致性，使各路系統(tǒng)的輸出為同步信號的場合。
文檔編號H03K5/13GK201918968SQ201020616300
公開日2011年8月3日 申請日期2010年11月19日 優(yōu)先權(quán)日2010年11月19日
發(fā)明者丁明軍, 于志國, 代剛, 任青毅, 馮宗明, 馮莉, 葉超, 吳紅光, 張振濤, 曹寧翔, 曹科峰, 李亞維, 李晏敏, 李璽欽, 梁川, 王衛(wèi), 王浩, 立巨, 謝敏, 賈興, 趙娟, 鄧維軍, 馬軍, 馬勛, 馬成剛, 高平, 黃斌, 黃雷, 龍燕 申請人:中國工程物理研究院流體物理研究所