一種基于fpga的新型全數(shù)字串/并轉(zhuǎn)換系統(tǒng)的制作方法
【專利摘要】本實(shí)用新型公開(kāi)了一種基于FPGA的新型全數(shù)字串/并轉(zhuǎn)換系統(tǒng)，由時(shí)鐘產(chǎn)生單元、數(shù)據(jù)抽樣延遲線、數(shù)據(jù)恢復(fù)狀態(tài)機(jī)和輸出彈性緩沖器組成，所述數(shù)據(jù)抽樣延遲線每個(gè)通道的輸入數(shù)據(jù)利用8抽頭的延遲線進(jìn)行異步抽樣，所述數(shù)據(jù)恢復(fù)狀態(tài)機(jī)通過(guò)邊沿檢測(cè)機(jī)從數(shù)據(jù)抽樣延遲線中選擇有效抽樣，并根據(jù)延時(shí)線的位置指示信號(hào)通過(guò)兩個(gè)8∶1選擇器選擇上升沿采樣和下降沿采樣，再傳遞給輸出彈性緩沖器，所述輸出彈性緩沖器把1bit622Mb/s的數(shù)據(jù)串化為5bit/124.4MHz或8bit/77MHz的數(shù)并輸出，所述時(shí)鐘產(chǎn)生單元用于驅(qū)動(dòng)數(shù)據(jù)恢復(fù)狀態(tài)機(jī)，采用異步數(shù)據(jù)捕獲技術(shù)，它不使用DCM就可以實(shí)現(xiàn)數(shù)據(jù)恢復(fù)，而且能獲得更高的速度和性能，具有比較高的噪聲容限和比較低的功率損耗，也易于用FPGA對(duì)其進(jìn)行實(shí)現(xiàn)。
【專利說(shuō)明】
一種基于FPGA的新型全數(shù)字串/并轉(zhuǎn)換系統(tǒng)
技術(shù)領(lǐng)域
[0001]本實(shí)用新型涉及時(shí)鐘數(shù)據(jù)恢復(fù)技術(shù)領(lǐng)域，具體為一種基于FPGA的新型全數(shù)字串/并轉(zhuǎn)換系統(tǒng)。
【背景技術(shù)】
[0002]在高速源同步應(yīng)用中，時(shí)鐘數(shù)據(jù)恢復(fù)是基本的方法。最普遍的時(shí)鐘恢復(fù)方法是利用數(shù)字時(shí)鐘模塊(DCM)產(chǎn)生的多相位時(shí)鐘對(duì)輸入的數(shù)據(jù)進(jìn)行過(guò)采樣。但是由于DCM的固有抖動(dòng)，在頻率很高時(shí)，利用DCM作為一種數(shù)據(jù)恢復(fù)的方法并不一定合適。DCM的這種附加抖動(dòng)會(huì)引起數(shù)據(jù)有效窗口的相應(yīng)減小，這樣就會(huì)限制高速電路的性能。常用的串行I/O技術(shù)需要時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)技術(shù)，而CDR技術(shù)需要模擬的PLL，其局限性是低噪聲容限、高功率損耗及嚴(yán)格的PCB布局布線要求。基于對(duì)上述缺點(diǎn)的考慮，本文介紹了一種異步數(shù)據(jù)捕獲技術(shù)，它不使用DCM就可以實(shí)現(xiàn)數(shù)據(jù)恢復(fù)，所以能獲得更高的速度和性能。
【實(shí)用新型內(nèi)容】
[0003]針對(duì)以上問(wèn)題，本實(shí)用新型提供了一種基于FPGA的新型全數(shù)字串/并轉(zhuǎn)換系統(tǒng)，采用異步數(shù)據(jù)捕獲技術(shù)，它不使用DCM就可以實(shí)現(xiàn)數(shù)據(jù)恢復(fù)，而且能獲得更高的速度和性能，可以有效解決【背景技術(shù)】中的問(wèn)題。
[0004]為實(shí)現(xiàn)上述目的，本實(shí)用新型提供如下技術(shù)方案:一種基于FPGA的新型全數(shù)字串/并轉(zhuǎn)換系統(tǒng)，由時(shí)鐘產(chǎn)生單元、數(shù)據(jù)抽樣延遲線、數(shù)據(jù)恢復(fù)狀態(tài)機(jī)和輸出彈性緩沖器組成，所述數(shù)據(jù)抽樣延遲線每個(gè)通道的輸入數(shù)據(jù)利用8抽頭的延遲線進(jìn)行異步抽樣，所述數(shù)據(jù)恢復(fù)狀態(tài)機(jī)通過(guò)邊沿檢測(cè)機(jī)從數(shù)據(jù)抽樣延遲線中選擇有效抽樣，并根據(jù)延時(shí)線的位置指示信號(hào)通過(guò)兩個(gè)8: I選擇器選擇上升沿采樣和下降沿采樣，再傳遞給輸出彈性緩沖器，所述輸出彈性緩沖器把lbit622Mb/s的數(shù)據(jù)串化為5bit/124.4MHz或8bit/77MHz的數(shù)并輸出，所述時(shí)鐘產(chǎn)生單元用于驅(qū)動(dòng)數(shù)據(jù)恢復(fù)狀態(tài)機(jī)。
[0005]作為本實(shí)用新型一種優(yōu)選的技術(shù)方案，所述時(shí)鐘產(chǎn)生單元是對(duì)320MHz時(shí)鐘進(jìn)行5分頻得到的64MHz時(shí)鐘，作為串并轉(zhuǎn)換和并串轉(zhuǎn)換并的行數(shù)據(jù)的讀寫(xiě)時(shí)鐘。
[0006]作為本實(shí)用新型一種優(yōu)選的技術(shù)方案，每個(gè)通道對(duì)上升沿抽頭延遲線和下降沿抽頭延遲線的8個(gè)抽樣并通過(guò)邊沿檢測(cè)機(jī)進(jìn)行異或運(yùn)算以得到每個(gè)通道各自的邊沿檢測(cè)抽樣。
[0007]與現(xiàn)有技術(shù)相比，本實(shí)用新型的有益效果是:采用異步數(shù)據(jù)捕獲技術(shù)，它不使用DCM就可以實(shí)現(xiàn)數(shù)據(jù)恢復(fù)，而且能獲得更高的速度和性能，具有比較高的噪聲容限和比較低的功率損耗，也易于用FPGA對(duì)其進(jìn)行實(shí)現(xiàn)，同時(shí)也可相對(duì)容易地完成產(chǎn)品升級(jí)。
【附圖說(shuō)明】
[0008]圖1為本實(shí)用新型結(jié)構(gòu)不意圖；
[0009]圖2為本實(shí)用新型數(shù)據(jù)抽樣延遲線的構(gòu)成圖。
[0010]圖中:1-時(shí)鐘產(chǎn)生單元;2-數(shù)據(jù)抽樣延遲線；3-數(shù)據(jù)恢復(fù)狀態(tài)機(jī);4-輸出彈性緩沖器;5-8:1選擇器。
【具體實(shí)施方式】
[0011]下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對(duì)本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例?；诒緦?shí)用新型中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。
[0012]實(shí)施例:
[0013]請(qǐng)參閱圖1和圖2，本實(shí)用新型提供一種技術(shù)方案:一種基于FPGA的新型全數(shù)字串/并轉(zhuǎn)換系統(tǒng)，由時(shí)鐘產(chǎn)生單元、數(shù)據(jù)抽樣延遲線、數(shù)據(jù)恢復(fù)狀態(tài)機(jī)和輸出彈性緩沖器組成，所述數(shù)據(jù)抽樣延遲線每個(gè)通道的輸入數(shù)據(jù)利用8抽頭的延遲線進(jìn)行異步抽樣，所述數(shù)據(jù)恢復(fù)狀態(tài)機(jī)通過(guò)邊沿檢測(cè)機(jī)從數(shù)據(jù)抽樣延遲線中選擇有效抽樣，并根據(jù)延時(shí)線的位置指示信號(hào)通過(guò)兩個(gè)8: I選擇器選擇上升沿采樣和下降沿采樣，再傳遞給輸出彈性緩沖器，所述輸出彈性緩沖器把lbit622Mb/s的數(shù)據(jù)串化為5bit/124.4MHz或8bit/77MHz的數(shù)并輸出，所述時(shí)鐘產(chǎn)生單元用于驅(qū)動(dòng)數(shù)據(jù)恢復(fù)狀態(tài)機(jī)。
[0014]在上述實(shí)施例上優(yōu)選，所述時(shí)鐘產(chǎn)生單元是對(duì)320MHz時(shí)鐘進(jìn)行5分頻得到的64MHz時(shí)鐘，作為串并轉(zhuǎn)換和并串轉(zhuǎn)換并的行數(shù)據(jù)的讀寫(xiě)時(shí)鐘。
[0015]在上述實(shí)施例上優(yōu)選，每個(gè)通道對(duì)上升沿抽頭延遲線和下降沿抽頭延遲線的8個(gè)抽樣并通過(guò)邊沿檢測(cè)機(jī)進(jìn)行異或運(yùn)算以得到每個(gè)通道各自的邊沿檢測(cè)抽樣。
[0016]基于上述，本實(shí)用新型采用異步數(shù)據(jù)捕獲技術(shù)，它不使用DCM就可以實(shí)現(xiàn)數(shù)據(jù)恢復(fù)，而且能獲得更高的速度和性能，具有比較高的噪聲容限和比較低的功率損耗，也易于用FPGA對(duì)其進(jìn)行實(shí)現(xiàn)，同時(shí)也可相對(duì)容易地完成產(chǎn)品升級(jí)。
[0017]以上所述僅為本實(shí)用新型的較佳實(shí)施例而已，并不用以限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種基于FPGA的新型全數(shù)字串/并轉(zhuǎn)換系統(tǒng)，其特征在于，由時(shí)鐘產(chǎn)生單元、數(shù)據(jù)抽樣延遲線、數(shù)據(jù)恢復(fù)狀態(tài)機(jī)和輸出彈性緩沖器組成，所述數(shù)據(jù)抽樣延遲線每個(gè)通道的輸入數(shù)據(jù)利用8抽頭的延遲線進(jìn)行異步抽樣，所述數(shù)據(jù)恢復(fù)狀態(tài)機(jī)通過(guò)邊沿檢測(cè)機(jī)從數(shù)據(jù)抽樣延遲線中選擇有效抽樣，并根據(jù)延時(shí)線的位置指示信號(hào)通過(guò)兩個(gè)8:1選擇器選擇上升沿采樣和下降沿采樣，再傳遞給輸出彈性緩沖器，所述輸出彈性緩沖器把lbit622Mb/s的數(shù)據(jù)串化為5bit/124.4MHz或8bit/77MHz的數(shù)并輸出，所述時(shí)鐘產(chǎn)生單元用于驅(qū)動(dòng)數(shù)據(jù)恢復(fù)狀態(tài)機(jī)。2.根據(jù)權(quán)利要求1所述的一種基于FPGA的新型全數(shù)字串/并轉(zhuǎn)換系統(tǒng)，其特征在于:所述時(shí)鐘產(chǎn)生單元是對(duì)320MHz時(shí)鐘進(jìn)行5分頻得到的64MHz時(shí)鐘，作為串并轉(zhuǎn)換和并串轉(zhuǎn)換并的行數(shù)據(jù)的讀寫(xiě)時(shí)鐘。3.根據(jù)權(quán)利要求1所述的一種基于FPGA的新型全數(shù)字串/并轉(zhuǎn)換系統(tǒng)，其特征在于:每個(gè)通道對(duì)上升沿抽頭延遲線和下降沿抽頭延遲線的8個(gè)抽樣并通過(guò)邊沿檢測(cè)機(jī)進(jìn)行異或運(yùn)算以得到每個(gè)通道各自的邊沿檢測(cè)抽樣。
【文檔編號(hào)】H03M9/00GK205584179SQ201620333068
【公開(kāi)日】2016年9月14日
【申請(qǐng)日】2016年4月15日
【發(fā)明人】段克濤
【申請(qǐng)人】武漢智明力強(qiáng)光電系統(tǒng)有限公司