專利名稱：電平調(diào)整器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電平調(diào)整技術(shù)，特別是涉及一種可避免電源電壓的備妥時(shí) 間不同所造成的誤動作的電平調(diào)整器。
背景技術(shù)：
目前新型的系統(tǒng)電路板可用以接收核心電源電壓(例如1. ov)用以供電至一集成電路的一核心電路，并可接收一輸入/輸出a/o)電源電壓(例如3. 3V)用以供電至多種驅(qū)動器，例如一集成電路的輸入緩沖器或輸出緩沖 器…等等。在此種多電源(multi-power)的系統(tǒng)電路板中，電平調(diào)整器 (level shifter)通常會由核心電源電壓與輸入/輸出電源電壓所供電，用以將具有核心電源電壓的信號調(diào)整成具有輸入/輸出電源電壓的信號。然而，在這種多電源的系統(tǒng)中，當(dāng)輸入/輸出(I/O)電源電壓已備妥 (ready)而核心電源電壓尚未備妥時(shí)，將會使得電平調(diào)整器的輸出信號處于 一未知的狀態(tài)，并且此情況將可能導(dǎo)致后續(xù)電路燒毀或產(chǎn)生不可回復(fù)的損 害的誤動作。發(fā)明內(nèi)容本發(fā)明提供一種電平調(diào)整器，包括一第一反相器，由一第一電壓所供 電，并具有一輸入端接收一輸入信號，以及一輸出端用以輸出一反相信號， 其中輸入信號的電平是于一第二電壓與一接地電壓之間； 一差動放大單元， 由一輸入/輸出電源電壓所供電，并具有一第一輸入端與一第二輸入端分別 耦接至輸入信號以及反相信號，用以根據(jù)輸入信號于 一 第 一輸出節(jié)點(diǎn)上產(chǎn) 生一對應(yīng)邏輯信號,其中第一電壓低于輸入/輸出電源電壓； 一第二反相器， 由輸入/輸出電源電壓所供電，并具有一輸入端耦接至第一輸出節(jié)點(diǎn)，用以 產(chǎn)生一輸出信號；以及一降壓單元，耦接于輸入/輸出電源電壓與第一反相 器的 一 電源端之間，用以根據(jù)輸入/輸出電源電壓產(chǎn)生第一電壓。本發(fā)明亦提供一種電平調(diào)整器，包括一降壓單元，用以將一輸入/輸出電源電壓轉(zhuǎn)換成一第一電壓，其中輸入/輸出電源電壓大于上述第一電壓；一第一晶體管，具有一第一端耦接至第一電壓以及一控制端耦接一輸入信號； 一第二晶體管，具有一第一端耦接至第一晶體管的第二端、 一控制端耦接輸入信號，以及一第二端耦接至一第二電壓，其中第一電壓大于第二電壓； 一第三晶體管，具有一第一端耦接至一第一輸出節(jié)點(diǎn)、 一控制端耦接至第一、第二晶體管的控制端，以及一第二端耦接至第二電壓； 一第四晶體管，具有一第一端耦接至一第二輸出節(jié)點(diǎn)、 一控制端耦接至輸入信號，以及一第二端耦接至第二電壓； 一第五晶體管，具有一第一端耦接至輸入/ 輸出電源電壓、 一控制端耦接至第二輸出節(jié)點(diǎn)，以及一第二端耦接至第一 輸出節(jié)點(diǎn)；以及一第六晶體管，具有一第一端耦接至輸入/輸出電源電壓、 一控制端耦接至第 一輸出節(jié)點(diǎn)，以及一第二端耦接至第二輸出節(jié)點(diǎn)。本發(fā)明亦提供一種電平調(diào)整器，包括一降壓單元，用以將一輸入/輸出 電源電壓轉(zhuǎn)換成一第一電壓，其中輸入/輸出電源電壓大于上述第一電壓； 一第一晶體管，具有一第一端耦接至第一電壓以及一控制端耦接一輸入信號； 一第二晶體管，具有一第一端耦接至第一晶體管的第二端、 一控制端 耦接輸入信號，以及一第二端耦接至一第二電壓，其中第一電壓大于上述第二電壓； 一第三晶體管，具有一第一端耦接至一第一輸出節(jié)點(diǎn)、 一控制端耦接至第一、第二晶體管的控制端，以及一第二端耦接至第二電壓；一 第四晶體管，具有一第一端耦接至一第二輸出節(jié)點(diǎn)、 一第二端耦接至第二 電壓，以及一控制端； 一第五晶體管，具有一第一端耦接至輸入/輸出電源 電壓、 一控制端耦接至第二輸出節(jié)點(diǎn)，以及一第二端耦接至第一輸出節(jié)點(diǎn)； 一第六晶體管，具有一第一端耦接至輸入/輸出電源電壓、 一控制端耦接至第一輸出節(jié)點(diǎn)，以及一第二端耦接至第二輸出節(jié)點(diǎn)； 一第七晶體管，具有 一第一端耦接第一電壓、 一控制端耦接第三晶體管的控制端，以及一第二 端耦接至第四晶體管的控制端；以及一第八晶體管，具有一第一端耦接第 四晶體管的控制端、 一控制端耦接第三晶體管的控制端，以及一第二端耦 接至第二電壓。為了使本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文 特舉一較佳實(shí)施例，并結(jié)合附圖詳細(xì)說明如下。'


圖1示出了一電平調(diào)整器的一實(shí)施例。 圖2示出了一電平調(diào)整器的另一實(shí)施例。 圖3示出了一電平調(diào)整器的另一實(shí)施例。圖4示出了一電平調(diào)整器的另一實(shí)施例。 圖5示出了一電平調(diào)整器的另一實(shí)施例。 圖6示出了一電平調(diào)整器的另一實(shí)施例。附圖符號說明10:降壓單元； 20:差動放大單元；100A-100F:電平調(diào)整器； LH:鎖存單元；DF:差動對； INV1-INV3:反相器；MOO-MIO、 M00A、 M00B:晶體管；D1-DN: 二極管； 0N1、 0N2:節(jié)點(diǎn)；GNDH: 4妻地電壓； VDDL":電壓；VDDH:輸入/輸出電源電壓；SIN:輸入信號； SIN":反相信號；S0UT:輸出信號。
具體實(shí)施方式
圖1示出了一電平調(diào)整器的一示意圖。如圖所示，電平調(diào)整器100A是 由一輸入/輸出電源電壓VDDH(例如5. OV)所供電，并且包括一降壓單元10、 一差動放大單元20以及反相器INV1與INV2。降壓單元10用以將輸入/輸出電源電壓VDDH降低成電壓VDDL",用以 作為反相器INV1的電源電壓。舉例而言，降壓單元10用以將輸入/輸出電 源電壓VDDH降j氐成3. 3V的電壓VDDL" , ^f旦不限定于此。反相器INV1用以接收一輸入信號SIN,并產(chǎn)生一反相信號SIN"。在 此實(shí)施例中，輸入信號SIN為具有核心電源電壓電平的信號，并且核心電 源電壓電平低于輸入/輸出電源電壓VDDH的電平。舉例而言，輸入信號SIN 的電平位于3. 3V與0V之間，但不限于此。反相器INV1包括晶體管M01與 M02。晶體管M01具有一第一端耦接至電壓VDDL，，、 一控制端耦接至輸入信 號SIN以及一第二端耦接至晶體管M02。晶體管M02具有一第一端耦接至晶體管M01的第二端、 一控制端耦接至輸入信號SIN以及一第二端耦接至接 地電壓GNDH。舉例而言，才妻;也電壓GNDH為0V， ^旦不限定于此。差動放大單元20包括一差動對DF以及一鎖存單元LH。差動對DF包括 晶體管M03與M04，并且晶休管M03具有一第一端耦接節(jié)點(diǎn)ON1、 一控制端 耦接反相信號SIN"以及一第二端耦接接地電壓GNDH,晶體管M04具有一 第一端耦接節(jié)點(diǎn)0N2、 一控制端耦接輸入信號SIN以及一第二端耦接接地電 壓GNDH。鎖存單元LH包括交叉耦接的(cross-coupled)晶體管M05與M06。 舉例而言，晶體管M05具有一第一端耦接至輸入/輸出電源電壓VDDH、 一控 制端耦接至節(jié)點(diǎn)0N2以及一第二端耦接至節(jié)點(diǎn)0N1,而晶體管M06具有一第 一端耦接至輸入/輸出電源電壓VDDH、 一控制端耦接至節(jié)點(diǎn)0N1以及一第二 端耦接至節(jié)點(diǎn)0N2。反相器INV2用以根據(jù)節(jié)點(diǎn)0N2上的邏輯狀態(tài)，產(chǎn)生一輸出信號SOUT。 反相器INV2包括晶體管M07與M08。晶體管M07具有一第一端耦接至輸入/ 輸出電源電壓VDDH、 一控制端耦接至節(jié)點(diǎn)0N2以及一第二端耦接至晶體管 M08。晶體管M08具有一第一端耦接至晶體管M07的第二端、 一控制端耦接 至節(jié)點(diǎn)0N2以及一第二端耦接至接地電壓GNDH。電平調(diào)整器100A的動作說明如下。當(dāng)輸入/輸出電源電壓VDDH(例如 5.0V)與輸入信號SIN的核心電源電壓(例如3. 3V)皆備妥(ready)時(shí)，若輸 入信號SIN為LOW(即OV)，則反相信號SIN"變?yōu)殡妷篤DDL，，(即3. 3V)， 所以晶體管M03會導(dǎo)通而晶體管M04截止。因此，節(jié)點(diǎn)0N1上的電位會被 拉低至接地電壓GNDH，故晶體管M06會導(dǎo)通將節(jié)點(diǎn)0N2上的電位拉高至輸 入/輸出電源電壓VDDH。由于節(jié)點(diǎn)0N2上的電位為輸入/輸出電源電壓VDDH, 晶體管M07會截止而晶體管M08會導(dǎo)通，以便產(chǎn)生邏輯電平為LOW的輸出 信號SOUT。反言之，若輸入信號SIN為HIGH(即3. 3V),則反相信號SIN"變?yōu)榻?地電壓GNDH(即OV),所以晶體管M04會導(dǎo)通而晶體管M03截止。因此，節(jié) 點(diǎn)0N2上的電位會被拉低至接地電壓GNDH，故晶體管M05會導(dǎo)通將節(jié)點(diǎn)0N1 上的電位拉高至輸入/輸出電源電壓VDDH。由于節(jié)點(diǎn)0N2上的電位為接地電 壓GNDH,晶體管M08會截止而晶體管M07會導(dǎo)通，以^更產(chǎn)生邏輯電平為HIGH 的輸出信號SOUT。總而言之，當(dāng)具有核心電源電壓電平的輸入信號SIN為 LOW時(shí)，輸出信號SOUT為接地電壓GNDH(即LOW),而當(dāng)具有核心電源電壓電平的輸入信號SIN為HIGH時(shí)，輸出信號S0UT為輸入/輸出電源電壓 VDDH(即HIGH)。要注意的是，電壓VDDL"是限制于當(dāng)輸入信號SIN的電平為HIGH(例 如3. 3V)時(shí)，晶體管M01會截止而只有晶體管固2，以避免漏電流產(chǎn)生。如果在輸入/輸出電源電壓VDDH (例如5. OV)已備妥(ready)而輸入信號 SIN的核心電源電壓(例如3. 3V)尚未備妥時(shí)，由于反相器INV1的電源端(即 晶體管M01的第一端)上的電壓VDDL"是由輸入/輸出電源電壓VDDH(例如 5. OV)降壓而成，所以若此時(shí)輸入信號SIN為LOW(即OV)，則反相信號SIN" 變?yōu)殡妷篤DDL，，(即3. 3V),所以晶體管M03會導(dǎo)通而晶體管M04截止。因 此，節(jié)點(diǎn)ONI上的電位會被拉低至接地電壓GNDH,故晶體管M06會導(dǎo)通將 節(jié)點(diǎn)0N2上的電位拉高至輸入/輸出電源電壓VDDH，晶體管M07會截止而晶 體管M08會導(dǎo)通，以便產(chǎn)生邏輯電平為LOW的輸出信號SOUT。換言之，即 使在輸入/輸出電源電壓VDDH(例如5. OV)已備妥(ready)而核心電源電壓 (例如3. 3V)尚未備妥時(shí)，輸出信號SOUT的邏輯電平可以維持在LOW的狀態(tài)， 而非一個(gè)未知的狀態(tài)。因此，本實(shí)施例中的電平調(diào)整器100A將可避免后續(xù)電路由于輸入/輸 出電源電壓VDDH(例如5. OV)已備妥(ready)而核心電源電壓(例如3. 3V)尚 未備妥時(shí)輸出信號的未知狀態(tài)產(chǎn)生不可回復(fù)的損害的誤動作。圖2所示為本發(fā)明的電平調(diào)整器的另一實(shí)施例。如圖所示，電平調(diào)整 器100B與圖1中所示的電平調(diào)整器IOOA相似，其差異在于降壓單元10是 由二極管Dl來實(shí)現(xiàn)以便將輸入/輸出電源電壓VDDH降低至電壓VDDL" 。 二 極管Dl具有一陽極，其耦接輸入/輸出電源電壓VDDH,以及一陰極，其耦 接至晶體管MOl的第一端。電平調(diào)整器100B的動作與電平調(diào)整器IOOA相 同，于此不在累述。要注意的是，電壓VDDL"限制于當(dāng)輸入信號SIN的電 平為HIGH(例如3. 3V)時(shí)，晶體管M01會截止而只有晶體管M02,以避免漏 電流產(chǎn)生。圖3所示為本發(fā)明的電平調(diào)整器的另一實(shí)施例。如圖所示，電平調(diào)整 器IOOC與圖1中所示的電平調(diào)整器IOOA相似，其差異在于降壓單元10是 由多個(gè)串接的二極管D2-DN來實(shí)現(xiàn)以便將輸入/輸出電源電壓VDDH降低至 電壓VDDL" 。 二極管D2的陽極耦接輸入/輸出電源電壓VDDH,并且二極管 DN的陰極耦接至晶體管M01的第一端。在實(shí)施例中，輸入/輸出電源電壓VDDH可為12V,而輸入信號SIN的核心電源電壓電平可為3. 3V，并且電壓 VDDL"可為3. 3V左右。電平調(diào)整器100C的動作與電平調(diào)整器IOOA相同， 于此不在累述。要注意的是，電壓VDDL"限制于當(dāng)輸入信號SIN的電平為 HIGH(例如3. 3V)時(shí)，晶體管M01會截止而只有晶體管M02,以避免漏電流 產(chǎn)生。圖4所示為本發(fā)明的電平調(diào)整器的另一實(shí)施例。如圖所示，電平調(diào)整 器IOOD與圖1中所示的電平調(diào)整器IOOA相似，其差異在于降壓單元IO是 由一個(gè)二極管方式連接的MOS晶體管來實(shí)現(xiàn)，以便將輸入/輸出電源電壓 VDDH降低至電壓VDDL"。晶體管MOO具有一第一端耦接至輸入/輸出電源 電壓VDDH、 一控制端亦耦接至輸入/輸出電源電壓VDDH,以及一第二端耦 接至晶體管M01的第一端。電平調(diào)整器100D的動作與電平調(diào)整器100A相 同，于此不在累述。要注意的是，電壓VDDL"限制于當(dāng)輸入信號SIN的電 平為HIGH(例如3. 3V)時(shí)，晶體管M01會截止而只有晶體管M02，以避免漏 電流產(chǎn)生。圖5所示為本發(fā)明的電平調(diào)整器的另一實(shí)施例。如圖所示，電平調(diào)整 器100E與圖4中所示的電平調(diào)整器IOOD相似，其差異在于降壓單元10是 由多個(gè)二極管連接形式的MOS晶體管串接而成，用以將輸入/輸出電源電壓 VDDH降低至電壓VDDL，，。在實(shí)施例中，輸入/輸出電源電壓VDDH可為12V， 而輸入信號SIN的核心電源電壓電平可為3. 3V,并且電壓VDDL，，可為3. 3V 左右。電平調(diào)整器IOOE的動作與電平調(diào)整器IOOA相同，于此不在累述。圖6所示為本發(fā)明的電平調(diào)整器的另一實(shí)施例。如圖所示，電平調(diào)整 器100F與圖4中所示的電平調(diào)整器IOOD相似，其差異在于一反相器INV3 耦接于反相器INV1的輸出端與晶體管M04的控制端之間，并且反相器INV3 的一電源端亦耦接至電壓VDDL"。反相器INV3包括晶體管M09與M10,晶 體管M09具有一第一端(作為電源端)耦接至電壓VDDL"、 一控制端耦接至 晶體管M03的控制端，以及一第二端耦接至晶體管M04的控制端。晶體管 M10具有一第一端耦接至晶體管M04的控制端、 一控制端耦接至晶體管M03 的控制端以及一第二端耦接至接地電壓GNDH。換言之，晶體管M03與M04 的控制端分別耦接至反相器INV1與INV3的輸出端。反相信號SIN"為輸入 信號SIN的反相信號,而晶體管M04的控制端上的信號與輸入信號同相。當(dāng)輸入/輸出電源電壓VDDH(例如5. QV)與輸入信號SIN的核心電源電壓(例如3. 3V)皆備妥(ready)時(shí)，若輸入信號SIN為L0W(即0V)，則反相信 號SIN"變?yōu)殡妷篤DDL"(即3.3V),所以晶體管M03會導(dǎo)通，而晶體管M04 會由于晶體管M10導(dǎo)通而被截止。因此，節(jié)點(diǎn)0N1上的電位會被拉低至接 地電壓GNDH,故晶體管M06會導(dǎo)通將節(jié)點(diǎn)0N2上的電位拉高至輸入/輸出電 源電壓VDDH。由于節(jié)點(diǎn)0N2上的電位為輸入/輸出電源電壓VDDH，晶體管 M07會截止而晶體管M08會導(dǎo)通，以便產(chǎn)生邏輯電平為LOW的輸出信號SOUT。反言之，若輸入信號SIN為HIGH (即3. 3V)，則反相信號SIN"變?yōu)榻?地電壓GNDH(即OV),所以晶體管M03會截止，而晶體管M04會因?yàn)榫w管 M09導(dǎo)通而被導(dǎo)通。因此，節(jié)點(diǎn)0N2上的電位會被拉低至接地電壓GNDH， 故晶體管M05會導(dǎo)通將節(jié)點(diǎn)0N1上的電位拉高至輸入/輸出電源電壓VDDH。 由于節(jié)點(diǎn)0N2上的電位為接地電壓GNDH,晶體管M08會截止而晶體管M07 會導(dǎo)通，以便產(chǎn)生邏輯電平為HIGH的輸出信號SOUT?？偠灾?，當(dāng)具有核 心電源電壓電平的輸入信號SIN為LOW時(shí)，輸出信號SOUT為接地電壓 GNDH(即LOW)，而當(dāng)具有核心電源電壓電平的輸入信號SIN為HIGH時(shí)，輸 出信號SOUT為輸入/輸出電源電壓VDDH (即HIGH)。如果在輸入/輸出電源電壓VDDH (例如5. OV)已備妥(ready)而輸入信號 SIN的核心電源電壓(例如3. 3V)尚未備妥時(shí)，由于反相器INV1的電源端(即 晶體管M01的第一端)上的電壓VDDL"是由輸入/輸出電源電壓VDDH(例如 5. OV)降壓而成，所以若此時(shí)輸入信號SIN為LOW(即OV)，則反相信號SIN" 變?yōu)殡妷篤DDL，，(即3. 3V),所以晶體管M03會導(dǎo)通，而晶體管M04會由于 晶體管M10導(dǎo)通而被截止。因此，節(jié)點(diǎn)0N1上的電位會被拉低至接地電壓 GNDH,故晶體管M06會導(dǎo)通將節(jié)點(diǎn)0N2上的電位拉高至輸入/輸出電源電壓 VDDH,晶體管M07會截止而晶體管M08會導(dǎo)通，以便產(chǎn)生邏輯電平為LOW 的輸出信號SOUT。換言之，即使在輸入/輸出電源電壓VDDH(例如5. OV)已 備妥(ready)而核心電源電壓(例如3. 3V)尚未備妥時(shí)，輸出信號SOUT的邏 輯電平可以維持在LOW的狀態(tài)，而非一個(gè)未知的狀態(tài)。要注意的是，電壓VDDL"是限制于當(dāng)輸入信號SIN的電平為HIGH(例 如3. 3V)時(shí)，晶體管M01會截止而只有晶體管M02,以避免漏電流產(chǎn)生。由 于反相器INV1與INV3的電源端(即晶體管MOl與M09的第一端皆耦接至電 壓VDDL"),所以晶體管M03與M04的控制端上的最高電壓電平都會是電壓 VDDL",故可確保電平調(diào)整器100E具有50°/。比5(W的工作周期(duty cycle)。因此，在電源啟動過程中或省電模式中，當(dāng)較高的操作電壓(即輸入/輸出電源電壓VDDH)已備妥而較低的操作電壓(即核心電源電壓)尚未備妥 時(shí)，電平調(diào)整器的邏輯輸出電平是可控制的，而非處于一未知的況態(tài)。換 言之，在多電源系統(tǒng)中由于電源時(shí)序問題(power sequence issue)所造成 的電源啟動漏電流將可以被消除。除此之外，本發(fā)明的電平調(diào)整器只需要 一種電源電壓而不需要兩種電源電壓，這將減輕電平調(diào)整器的電路配置困 難度，以及降低電源信號線所需的繞線面積。雖然本發(fā)明已以較佳實(shí)施例揭示如上，然其并非用以限定本發(fā)明，本 領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍的前提下，可作若干的更動 與潤飾，因此本發(fā)明的保護(hù)范圍以本發(fā)明的權(quán)利要求為準(zhǔn)。
權(quán)利要求
1. 一種電平調(diào)整器，包括一第一反相器，由一第一電壓所供電，并具有一輸入端接收一輸入信號，以及一輸出端用以輸出一反相信號，其中上述輸入信號的電平是于一第二電壓與一接地電壓之間，并且上述第二電壓高于上述接地電壓；一差動放大單元，由一輸入/輸出電源電壓所供電，并具有一第一輸入端與一第二輸入端，用以根據(jù)上述輸入信號于一第一輸出節(jié)點(diǎn)上產(chǎn)生一對應(yīng)邏輯信號，其中上述第一電壓低于上述輸入/輸出電源電壓；一第二反相器，由上述輸入/輸出電源電壓所供電，并具有一輸入端耦接至上述第一輸出節(jié)點(diǎn)，用以產(chǎn)生一輸出信號；以及一降壓單元，耦接于上述輸入/輸出電源電壓與上述第一反相器的一電源端之間，用以根據(jù)上述輸入/輸出電源電壓產(chǎn)生上述第一電壓。
2. 如權(quán)利要求1所述的電平調(diào)整器，其中上述第一反相器包括 一第一晶體管，具有一第一端耦接至上述差動放大單元的第一輸入端、一控制端耦接至上述輸入信號，以及一第二端作為上述電源端用以耦接至 上述第一電壓；以及一第二晶體管，具有一第一端耦接至上述差動放大單元的上述第一輸入端、 一控制端耦接至上述輸入信號，以及一第二端耦接至上述接地電壓。
3. 如權(quán)利要求2所述的電平調(diào)整器，其中于上述輸入信號的電平為上 述第二電壓時(shí)，上述第一電壓與上述第二電壓的電壓差會使得上述第一晶 體管截止。
4. 如權(quán)利要求1所述的電平調(diào)整器，其中上述差動放大單元的第一輸 入端與第二輸入端分別耦接至上述第 一反相器的輸入端與輸出端。
5. 如權(quán)利要求1所述的電平調(diào)整器，還包括一第三反相器由上述第一 電壓所供電，并具有一輸入端耦接上述第一反相器的輸出端，以及一輸出 端耦接至上述差動放大單元的第一輸入端，其中上述第一反相器的輸出端 耦接至上述差動放大單元的第二輸入端。
6. 如權(quán)利要求1所述的電平調(diào)整器，其中上述降壓單元包括至少一個(gè) 二極管耦接于上述輸入/輸出電源電壓與上述第一反相器的上述電源端之 間。
7. 如權(quán)利要求1所述的電平調(diào)整器，其中上述降壓單元包括一第一晶體管具有一第一端耦接上述輸入/輸出電源電壓、 一控制端耦接上述輸入/ 輸出電源電壓以及 一 第二端耦接上述第 一 反相器的上述電源端。
8. 如權(quán)利要求1所述的電平調(diào)整器，其中上述差動放大單元包括 一鎖存單元，耦接于上述輸入/輸出電源電壓以及上述第一輸出節(jié)點(diǎn)之間；以及一差動對，耦接于上述鎖存單元與一接地電壓之間，并且耦接上述第 一反相器的輸出端以及上述輸入信號。
9. 如權(quán)利要求8所述的電平調(diào)整器，其中上述鎖存單元包括 一第一晶體管，具有一第一端耦接至上述輸入/輸出電源電壓、 一控制端耦接至上述第二輸出節(jié)點(diǎn)以及一第二端耦接至上述差動對；以及一第二晶體管，具有一第一端耦接至上述輸入/輸出電源電壓、 一控制端耦接至一第一輸出節(jié)點(diǎn)以及一第丄端耦接至上述差動對。
10. 如權(quán)利要求8所述的電平調(diào)整器，其中上述差動對包括 一第一晶體管，具有一第一端耦接至一第二輸出節(jié)點(diǎn)、 一第二端耦接至上述接地電壓，以及一控制端作為上述差動放大單元的第二輸入端并且 耦接至上述第一反相器的輸出端；以及一第二晶體管，具有一第一端耦接至上述第一輸出節(jié)點(diǎn)、 一第二端耦 接至上述接地電壓，以及一控制端作為上述差動放大單元的第一輸入端。
11. 一種電平調(diào)整器，包括一降壓單元，用以將一輸入/輸出電源電壓轉(zhuǎn)換成一第一電壓，其中上 述輸入/輸出電源電壓大于上述第一電壓；一第一晶體管，具有一第一端耦接至上述第一電壓、 一控制端耦接一 輸入信號，以及一第二端；一第二晶體管，具有一第一端耦接至上述第一晶體管的第二端、 一控 制端耦接上述輸入信號，以及一第二端耦接至一第二電壓，其中上述第一 電壓大于上述第二電壓；一第三晶體管，具有一第一端耦接至一第一輸出節(jié)點(diǎn)、 一第二端耦接 至上述第二電壓，以及一控制端耦接至上述第一晶體管的第二端與上述第 二晶體管的第一端；一第四晶體管，具有一第一端耦接至一第二輸出節(jié)點(diǎn)、 一控制端耦接至上述輸入信號，以及一第二端耦接至上述第二電壓；一第五晶體管，具有一第一端耦接至上述輸入/輸出電源電壓、 一控制 端耦接至上述第二輸出節(jié)點(diǎn)，以及一第二端耦接至上述第一輸出節(jié)點(diǎn)；以 及一第六晶體管，具有一第一端耦接至上述輸入/輸出電源電壓、 一控制 端耦接至上述第 一輸出節(jié)點(diǎn)，以及一第二端耦接至上述第二輸出節(jié)點(diǎn)。
12. 如權(quán)利要求11所述的電平調(diào)整器，其中上述輸入信號的電平是于 位于一第三電壓與上述第二電壓之間，并且上述第三電壓大于上述第二電 壓，當(dāng)上述輸入信號的電平為上述第三電壓時(shí)，上述第一電壓與上述第三 電壓的電壓差會使得上述第一晶體管會截止。
13. 如權(quán)利要求12所述的電平調(diào)整器，還包括一第七晶體管，具有一第一端耦接上述輸入/輸出電源電壓、 一控制端 耦接上述第二輸出節(jié)點(diǎn)，以及一第二端；一第八晶體管，具有一第一端耦上述第七晶體管的第二端、 一控制端 耦接上述第二輸出節(jié)點(diǎn)，以及一第二端耦接至上述第二電壓。
14. 如權(quán)利要求13所述的電平調(diào)整器，其中上述降壓單元包括一個(gè)二 極管具有一 陽極耦接上述輸入/輸出電源電壓以及一 陰極耦接上述第 一晶 體管的第一端。
15. 如權(quán)利要求13所述的電平調(diào)整器，其中上述降壓單元包括多個(gè)二 極管串聯(lián)地耦接于上述輸入/輸出電源電壓與上述第一晶體管的第 一端之 間。
16. 如權(quán)利要求13所述的電平調(diào)整器，其中上述降壓單元包括一第九 晶體管具有一第一端耦接上述輸入/輸出電源電壓、 一控制端耦接上述輸入/輸出電源電壓以及一第二端耦接上迷第一晶體管的第 一端。
17. 如權(quán)利要求13所述的電平調(diào)整器，其中上述降壓單元包括 一第九晶體管，具有一第一端耦接上述第一電壓、 一控制端耦接上述第三晶體管的控制端，以及一第二端；以及一第十晶體管，具有一第一端耦接上述第九晶體管的第二端、 一控制端耦接第三晶體管的控制端，以及一第二端耦接上述第二電壓。
18. —種電平調(diào)整器，包括一降壓單元，用以將一輸入/輸出電源電壓轉(zhuǎn)換成一第一電壓，其中上述輸入/輸出電源電壓大于上述第一電壓；一第一晶體管，具有一第一端耦接至上述第一電壓、 一控制端耦接一 輸入信號，以及一第二端；一第二晶體管，具有一第一端耦接至上述第一晶體管的第二端、 一控 制端耦接上述輸入信號，以及一第二端耦接至一第二電壓，其中上述第一 電壓大于上述第二電壓；一第三晶體管，具有一第一端耦接至一第一輸出節(jié)點(diǎn)、 一第二端耦接 至上述第二電壓，以及一控制端耦接至上述第一晶體管的第二端與上述第 二晶體管的第一端；一第四晶體管，具有一第一端耦接至一第二輸出節(jié)點(diǎn)、 一第二端耦接至上述第二電壓，以及一控制端耦接至上述輸入信號；一第五晶體管，具有一第一端耦接至上述輸入/輸出電源電壓、 一控制 端耦接至上述第二輸出節(jié)點(diǎn)，以及一第二端耦接至上述第一輸出節(jié)點(diǎn)；一第六晶體管，具有一第一端耦接至上述輸入/輸出電源電壓、 一控制 端耦接至上述第一輸出節(jié)點(diǎn)，以及一第二端耦接至上述第二輸出節(jié)點(diǎn)；一第七晶體管，具有一第一端耦接上述第一電壓、 一控制端耦接上述 第三晶體管的控制端，以及一第二端耦接至上述第四晶體管的控制端；以 及一第八晶體管，具有一第一端耦接上述第四晶體管的控制端、 一控制 端耦接上述第三晶體管的控制端，以及一第二端耦接至上述第二電壓。 19.如權(quán)利要求
19.所述的電平調(diào)整器，還包括一第九晶體管，具有一第一端耦接上述輸入/輸出電源電壓、 一控制端 耦接上述第二輸出節(jié)點(diǎn)，以及一第二端；一第十晶體管，具有一第一端耦上述第九晶體管的第二端、 一控制端 耦接上述第二輸出節(jié)點(diǎn)，以及一第二端耦接至上述第二電壓。
全文摘要
一種電平調(diào)整器，包括一第一反相器，由一第一電壓所供電，并具有一輸入端接收一輸入信號，以及一輸出端用以輸出一反相信號，其中輸入信號的電平是于一第二電壓與一接地電壓之間；一差動放大單元，由高于第一電壓的一輸入/輸出電源電壓所供電，用以根據(jù)輸入信號于一第一輸出節(jié)點(diǎn)上產(chǎn)生一對應(yīng)邏輯信號；一第二反相器，由輸入/輸出電源電壓所供電，并具有一輸入端耦接至第一輸出節(jié)點(diǎn)，用以產(chǎn)生一輸出信號；以及一降壓單元，耦接第一反相器的一電源端之間，用以根據(jù)輸入/輸出電源電壓產(chǎn)生第一電壓。
文檔編號H03K19/0175GK101267201SQ200810099169
公開日2008年9月17日 申請日期2008年5月14日 優(yōu)先權(quán)日2008年5月14日
發(fā)明者張峻源, 羅華然 申請人:威盛電子股份有限公司