專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有自測電路的半導(dǎo)體集成電路。
背景技術(shù)：
已知半導(dǎo)體集成電路(LSI)具有執(zhí)行自測的BIST(built-in self-test，內(nèi)置自測)電路。測試開始時，所述BIST電路產(chǎn)生測試模式并將其提供至測試對象電路，例如存儲電路或邏輯電路。所述BIST電路通過比較指示測試對象電路測試結(jié)果的數(shù)據(jù)與期望的值而判斷測試對象電路是否有缺陷。
如圖3所示，專利文獻(xiàn)1所公開的測試電路包括一端相互連接的晶體管5和6。將使能信號2輸入所述晶體管5和6的柵極，并且將輸入信號3和4分別輸入到晶體管5和6的另一端。當(dāng)所述使能信號2變?yōu)橛行r時所述晶體管5和6導(dǎo)通。在此狀態(tài)下相互比較所述輸入信號3和4。因?yàn)樗鼍w管5和6相互線連接，所以只要所述輸入信號3和4的電壓相同就沒有電流流過所述晶體管5和6。但是如果所述輸入信號3和4的電壓相互不同那么異常電流流過。所述測試電路在所述異常電流的基礎(chǔ)上進(jìn)行故障/非故障判斷。
如圖4所示，專利文獻(xiàn)2所公開的存儲器模塊測試電路包括NAND(與非)門11和14、NOR(或非)門12、NOT(非)門13、和晶體管15。每個存儲器模塊具有使數(shù)據(jù)輸入和數(shù)據(jù)輸出共有化的I/O端口(輸入/輸出端子)。測試結(jié)果也通過晶體管15的切換操作而從I/O端口輸出。端子共有減少了端子數(shù)。
JP-A-2000-088926[專利文獻(xiàn)2]JP-A-4-010040在專利文獻(xiàn)1的測試電路中，因?yàn)樗鼍w管5和6的輸出端相互短路，所以晶體管5和6可能被貫通電流破壞。因?yàn)樗鰷y試對象電路初始處于故障中，所以這樣的破壞不會產(chǎn)生問題。但是，不能將上述測試電路應(yīng)用于下面情形，即在進(jìn)行冗余補(bǔ)救以增加收益之后再次測試先前產(chǎn)生測試結(jié)果“NG”的存儲器。另外，采用上述測試電路，因?yàn)榛诹鬟^所述晶體管5和6的異常電流進(jìn)行故障/非故障判斷，所以不能容易地進(jìn)行故障分析。
在專利文獻(xiàn)2的測試電路中，因?yàn)橥ㄟ^邏輯門將多個存儲器模塊捆扎在一起，所以邏輯門的數(shù)量隨著存儲器模塊數(shù)量的增加而增加。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體集成電路，其具有自測電路并且用于測試的外部端子數(shù)少。
本發(fā)明提供一種半導(dǎo)體集成電路，包括第一外部端子，輸入測試信號；第二外部端子，外部輸入時鐘信號；自測電路，基于通過第二外部端子輸入的時鐘信號進(jìn)行自測；第三外部端子，將從該自測電路輸出的測試判斷信號輸出至外部；外部輸出控制電路，基于通過第一外部端子輸入的測試信號和從該自測電路輸出的測試完成信號，控制從第三外部端子的測試判斷信號的輸出；以及時鐘信號輸入控制電路，基于測試判斷信號和測試完成信號，控制通過第二外部端子輸入的時鐘信號向該自測電路的輸入。
根據(jù)上述設(shè)置，不必為該半導(dǎo)體集成電路提供用于輸出測試完成信號的外部端子或用于輸出測試判斷信號的外部端子。因此，可減少所述自測電路進(jìn)行自測所必需的外部端子數(shù)。
在上述半導(dǎo)體集成電路中，優(yōu)選地，所述外部輸出控制電路包括外部端子控制電路，根據(jù)該測試信號和該測試完成信號輸出使能信號；和三態(tài)緩沖器，根據(jù)從所述外部端子控制電路輸出的使能信號的狀態(tài)，控制所述測試判斷信號從所述第三外部端子的輸出。
在上述半導(dǎo)體集成電路中，當(dāng)所述使能信號處于無效狀態(tài)時，所述三態(tài)緩沖器被置于高阻抗?fàn)顟B(tài)。
在上述半導(dǎo)體集成電路中，當(dāng)所述使能信號處于有效狀態(tài)時，所述三態(tài)緩沖器允許所述測試判斷信號從所述第三外部端子輸出至外部。
在上述半導(dǎo)體集成電路中，當(dāng)所述測試判斷信號和所述測試完成信號都正常時，所述時鐘信號輸入控制電路把時鐘信號輸入到所述自測電路。因此，可基于時鐘信號輸入控制電路是否輸出時鐘信號而判斷從所述自測電路輸出的信號是否異常。因此，可以容易地識別所述半導(dǎo)體集成電路的故障。
在上述半導(dǎo)體集成電路中，所述時鐘信號輸入控制電路包括控制信號輸出電路，其根據(jù)測試判斷信號和測試完成信號輸出控制信號；和PLL電路，其當(dāng)接收到來自該控制信號輸出電路的控制信號時，輸出由對通過該第二外部端子輸入的時鐘信號分頻而生成的分頻時鐘信號。將從該P(yáng)LL電路輸出的分頻時鐘信號輸入到該自測電路。因?yàn)橹钡絇LL電路穩(wěn)定振蕩才啟動自測，所以該半導(dǎo)體集成電路可以容易地生成測試模式。
根據(jù)本發(fā)明的半導(dǎo)體集成電路可減小對所述自測電路進(jìn)行自測所必需的外部端子數(shù)。


通過參照附圖詳細(xì)描述其優(yōu)選示例性實(shí)施例，本發(fā)明的上述目標(biāo)和優(yōu)點(diǎn)會更清晰，其中圖1是根據(jù)本發(fā)明第一實(shí)施例的具有BIST電路的半導(dǎo)體集成電路的電路圖；圖2是根據(jù)本發(fā)明第二實(shí)施例的具有BIST電路的半導(dǎo)體集成電路電路圖；圖3是示出JP-A-2000-088926所公開的測試電路配置的塊圖；圖4是JP-A-4-010040所公開的存儲器模塊測試電路的說明圖。
具體實(shí)施例方式
下面將參照附圖描述本發(fā)明的實(shí)施例。
(第一實(shí)施例)圖1是根據(jù)本發(fā)明第一實(shí)施例的具有BIST電路的半導(dǎo)體集成電路的電路圖。如圖1所示，根據(jù)第一實(shí)施例的半導(dǎo)體集成電路100包括測試信號輸入端子101、BIST(內(nèi)置自測)電路103、外部端子控制電路105、三態(tài)緩沖器107、測試結(jié)果輸出端子109、時鐘信號輸入端子111、和時鐘控制電路113。所述半導(dǎo)體集成電路100可包括存儲器(未示出)。
所述測試信號輸入端子101是用于測試信號輸入的外部端子。當(dāng)從所述時鐘控制電路113向BIST電路103輸入時鐘信號時，BIST電路103進(jìn)行自測并輸出測試完成信號S1和測試判斷信號S2。
外部端子控制電路105基于經(jīng)由測試信號輸入端子101輸入的測試信號S3和從BIST電路103輸出的測試完成信號S1的狀態(tài)，向三態(tài)緩沖器107輸出使能信號Sn。外部端子控制電路105具有OR(或)門151和NOT門153。測試信號S3和測試完成信號S1被輸入到OR門151。OR門151的輸出信號被輸入到NOT門153。所述使能信號Sn是NOT門153的輸出信號。
三態(tài)緩沖器107根據(jù)從外部端子控制電路105輸出的使能信號Sn的狀態(tài)，控制從BIST電路103輸入的測試判斷信號S2向測試結(jié)果輸出端子109的輸出。例如，如果使能信號Sn處于無效(inactive)狀態(tài)，則三態(tài)緩沖器107被置于高阻抗(Hi-Z)狀態(tài)，因此不向測試結(jié)果輸出端子109輸出測試判斷信號S2。另一方面，如果使能信號Sn處于有效(active)狀態(tài)，則所態(tài)緩沖器107向測試結(jié)果輸出端子109輸出測試判斷信號S2。
測試結(jié)果輸出端子109是用于輸出從三態(tài)緩沖器107輸出的測試判斷信號S2的外部端子。時鐘信號輸入端子111是用于輸入時鐘信號的外部端子。
時鐘控制電路113根據(jù)經(jīng)由時鐘信號輸入端子111輸入的時鐘信號和從BIST電路103輸出的測試完成信號S1和測試判斷信號S2的狀態(tài)，向BIST電路103輸出時鐘信號CLK。時鐘控制電路113具有NOR門161、XOR(異或)門163、OR門165、和AND門167。外部端子控制電路105的OR門151的輸出信號和測試判斷信號S2被輸入到NOR門161。外部端子控制電路105的OR門151的輸出信號和測試判斷信號S2還被輸入到XOR門163。NOR門161和XOR門163的輸出信號被輸入到OR門165。OR門165的輸出信號和經(jīng)由時鐘信號輸入端子111輸入的時鐘信號被輸入到AND門167。因此，只有當(dāng)OR門165的輸出為“H(1)”時，時鐘控制電路113才輸出時鐘信號CLK。從時鐘控制電路113輸出的時鐘信號CLK被輸入到BIST電路103。
如上所述，在根據(jù)該實(shí)施例的半導(dǎo)體集成電路100中，不管半導(dǎo)體集成電路100的規(guī)?；蛘甙雽?dǎo)體集成電路100中的模塊數(shù)如何，BIST電路103進(jìn)行自測所必需的外部端子數(shù)為三個(即測試信號輸入端子101、測試結(jié)果輸出端子109、和時鐘信號輸入端子111)。所述半導(dǎo)體集成電路100不必配置用于輸出測試完成信號的外部端子或者用于輸出測試判斷信號的外部端子，這就是為何可減少自測所必需的外部端子數(shù)的原因。
對于上述時鐘控制電路113的配置，如果從BIST電路103輸出的測試完成信號S1和測試判斷信號S2中的至少一個異常，那么時鐘控制電路113的OR門165的輸出變?yōu)椤癓(0)”。如果時鐘控制電路113的OR門165的輸出為“L(0)”，那么時鐘控制電路113不輸出時鐘信號CLK。因此，可基于時鐘控制電路113是否輸出時鐘信號CLK而判斷從BIST電路103輸出的信號S1和信號S2是否異常。因此，可以容易地識別半導(dǎo)體集成電路100的故障。
(第二實(shí)施例)圖2是根據(jù)本發(fā)明第二實(shí)施例的具有BIST電路的半導(dǎo)體集成電路的電路圖。如圖2所示，根據(jù)第二實(shí)施例的半導(dǎo)體集成電路200包括PLL電路203，和配置上不同于根據(jù)第一實(shí)施例的半導(dǎo)體集成電路100的時鐘控制電路113的時鐘控制電路201。除了這幾點(diǎn)以外第二實(shí)施例與第一實(shí)施例相同。下面，對圖2中和圖1中部件相同的部件使用相同的附圖標(biāo)記。
第二實(shí)施例的時鐘控制電路201根據(jù)從BIST電路103輸出的測試完成信號S1和測試判斷信號S2的狀態(tài)而輸出控制信號Sc。時鐘控制信號201具有NOR門261、XOR門263、和OR門265。外部端子控制電路105的OR門151的輸出信號和測試判斷信號S2被輸入到NOR門261。外部端子控制電路105的OR門151的輸出信號和測試判斷信號S2還被輸入到XOR門263。NOR門261和XOR門263的輸出信號被輸入到OR門265。從時鐘控制電路201輸出的控制信號Sc為OR門265的輸出信號，并被輸入到PLL電路203。
PLL電路203根據(jù)從時鐘控制電路201輸入的控制信號Sc的狀態(tài)(H/L(1/0))而運(yùn)行。經(jīng)由時鐘信號輸入端子111輸入的時鐘信號作為基準(zhǔn)時鐘輸入到PLL電路203。因此，只有當(dāng)控制信號Sc為“H(1)”時，PLL電路203才輸出通過對基準(zhǔn)時鐘分頻而生成的分頻時鐘信號DCLK。從PLL電路203輸出的分頻時鐘信號DCLK被輸入到BIST電路103。
如上所述，在根據(jù)該實(shí)施例的半導(dǎo)體集成電路200中，如果從BIST電路103輸出的測試完成信號S1和測試判斷信號S2中的至少一個異常，那么PLL電路203就不輸出分頻時鐘信號DCLK。因此，可基于PLL電路203是否輸出分頻時鐘信號DCLK而判斷從BIST電路103輸出的信號S1和S2是否異常。因此，可以容易地識別半導(dǎo)體集成電路200中的故障。
根據(jù)該實(shí)施例的半導(dǎo)體集成電路200的測試處理主要有兩個處理。在第一處理中，半導(dǎo)體集成電路200生成測試模式。在第二處理中，三態(tài)緩沖器107的Hi-Z期望值被遮蔽(mask)。在需要使用高速時鐘生成電路例如PLL電路進(jìn)行測試的半導(dǎo)體集成電路中，在第一處理，需要一直等到出現(xiàn)穩(wěn)定振蕩才生成高速時鐘。因此有必要添加用于必需步驟的模式。相反，根據(jù)該實(shí)施例的技術(shù)，直到PLL電路203穩(wěn)定振蕩才啟動BIST電路103進(jìn)行的自測。因此可以容易地生成測試模式。
盡管已經(jīng)對特別優(yōu)選的實(shí)施例解釋和描述了本發(fā)明，對本領(lǐng)域技術(shù)人員而言顯然可在本發(fā)明教導(dǎo)的基礎(chǔ)上進(jìn)行各種變化和更改。顯然這些變化和更改處于由附加權(quán)利要求書所限定的實(shí)質(zhì)、范圍和意圖內(nèi)。
本申請以2006年4月20日提交的日本專利申請No.2006-116792為基礎(chǔ)，其內(nèi)容參考組合在此。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括第一外部端子，輸入測試信號；第二外部端子，外部輸入時鐘信號；自測電路，基于通過第二外部端子輸入的時鐘信號進(jìn)行自測；第三外部端子，將從該自測電路輸出的測試判斷信號輸出至外部；外部輸出控制電路，基于通過第一外部端子輸入的測試信號和從該自測電路輸出的測試完成信號，控制從第三外部端子的測試判斷信號的輸出；以及時鐘信號輸入控制電路，基于測試判斷信號和測試完成信號，控制通過第二外部端子輸入的時鐘信號向該自測電路的輸入。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述外部輸出控制電路包括外部端子控制電路，根據(jù)該測試信號和該測試完成信號輸出使能信號；和三態(tài)緩沖器，根據(jù)從所述外部端子控制電路輸出的使能信號的狀態(tài)，控制所述測試判斷信號從所述第三外部端子的輸出。
3.如權(quán)利要求2所述的半導(dǎo)體集成電路，其中，當(dāng)所述使能信號處于無效狀態(tài)時，所述三態(tài)緩沖器被置于高阻抗?fàn)顟B(tài)。
4.如權(quán)利要求2所述的半導(dǎo)體集成電路，其中，當(dāng)所述使能信號處于有效狀態(tài)時，所述三態(tài)緩沖器允許所述測試判斷信號從所述第三外部端子輸出至外部。
5.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，當(dāng)所述測試判斷信號和所述測試完成信號都正常時，所述時鐘信號輸入控制電路把時鐘信號輸入到所述自測電路。
6.如權(quán)利要求1所述的半導(dǎo)體集成電路，其中，所述時鐘信號輸入控制電路包括控制信號輸出電路，其根據(jù)測試判斷信號和測試完成信號輸出控制信號；和PLL電路，其當(dāng)接收到來自該控制信號輸出電路的控制信號時，輸出由對通過該第二外部端子輸入的時鐘信號分頻而生成的分頻時鐘信號；以及其中，將從該P(yáng)LL電路輸出的分頻時鐘信號輸入到該自測電路。
全文摘要
一種半導(dǎo)體集成電路，包括第一外部端子，輸入測試信號；第二外部端子，外部輸入時鐘信號；自測電路，基于通過第二外部端子輸入的時鐘信號進(jìn)行自測；第三外部端子，將從該自測電路輸出的測試判斷信號輸出至外部；外部輸出控制電路，基于通過第一外部端子輸入的測試信號和從該自測電路輸出的測試完成信號，控制從第三外部端子的測試判斷信號的輸出；以及時鐘信號輸入控制電路，基于測試判斷信號和測試完成信號，控制通過第二外部端子輸入的時鐘信號向該自測電路的輸入。
文檔編號H03K17/00GK101059551SQ20071010083
公開日2007年10月24日 申請日期2007年4月20日 優(yōu)先權(quán)日2006年4月20日
發(fā)明者鹽田良治 申請人:松下電器產(chǎn)業(yè)株式會社