專利名稱：具有延遲鎖定回路的存儲(chǔ)設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及一種包括延遲鎖定回路(下稱“DLL”)的存儲(chǔ)設(shè)備，更明確地說(shuō)，涉及一種存儲(chǔ)設(shè)備，其包括DLL，并配置成通過(guò)復(fù)制延遲模型的延遲比率來(lái)補(bǔ)償從處理誤差以及從溫度或電壓變化所產(chǎn)生的誤差，而最小化鎖定后外部時(shí)鐘與DQS(或DQ)之間的相位偏移。
背景技術(shù)：
一般而言，DLL是用于控制通過(guò)使用DRAM的從外部輸入的外部時(shí)鐘而控制從DRAM輸出到外部的數(shù)據(jù)的時(shí)序的電路。為將數(shù)據(jù)無(wú)誤地傳輸至芯片組，需要以相同時(shí)鐘將DRAM與芯片組同步。
即，當(dāng)將從外部輸入的時(shí)鐘輸入至DRAM內(nèi)部時(shí)，通過(guò)諸如時(shí)鐘輸入緩沖器、線加載及數(shù)據(jù)輸出緩沖器之類的邏輯電路來(lái)延遲相位，并且外部時(shí)鐘的相位變?yōu)椴煌趦?nèi)部時(shí)鐘的相位。因此，使用DLL來(lái)補(bǔ)償差異。
以此方式，DLL補(bǔ)償通過(guò)DRAM的內(nèi)部電路所延遲的相位(時(shí)鐘相位偏移)，并將外部輸入時(shí)鐘的時(shí)序設(shè)定為與根據(jù)外部時(shí)鐘將DRAM核心處所感測(cè)的數(shù)據(jù)從數(shù)據(jù)輸出緩沖器輸出時(shí)相同，使得從內(nèi)部至外部的數(shù)據(jù)的相位不會(huì)變?yōu)榕c時(shí)鐘不同。
圖1是說(shuō)明包括DLL的一般存儲(chǔ)設(shè)備的方框圖。
存儲(chǔ)設(shè)備包括輸入時(shí)鐘緩沖器2、DLL 4、輸出時(shí)鐘緩沖器6與輸出控制單元8。
輸入時(shí)鐘緩沖器2緩沖從外部輸入的外部時(shí)鐘CLKEXT，并輸出內(nèi)部時(shí)鐘CLKIN。
DLL 4包括相位檢測(cè)器10、延遲線11、延遲線控制器12與復(fù)制延遲模型13。相位檢測(cè)器10比較從輸入時(shí)鐘緩沖器2所輸出的內(nèi)部時(shí)鐘CLKIN的相位與通過(guò)內(nèi)部電路所反饋的反饋時(shí)鐘FBCLK的相位。延遲線11延遲內(nèi)部時(shí)鐘CLKIN的相位。延遲線控制器12響應(yīng)于從相位檢測(cè)器10輸出的相位檢測(cè)信號(hào)而控制延遲線11的延遲比率。復(fù)制延遲模型13模仿(model)輸入時(shí)鐘緩沖器2的延遲因子與其它延遲因子，直至將從延遲線11輸出的輸出時(shí)鐘CLKOUT輸出至芯片的外部。
相位檢測(cè)器10比較內(nèi)部時(shí)鐘CLKIN與反饋時(shí)鐘FBCLK的相位。即，實(shí)時(shí)比較兩個(gè)時(shí)鐘，以便使外部時(shí)鐘CLKEXT的相位與DQS的相位同步。
相位檢測(cè)器10提供比較信息至延遲線控制器12(例如移位寄存器陣列)，并調(diào)節(jié)延遲線11的延遲比率，從而降低兩個(gè)時(shí)鐘的相位差異。
延遲線11通過(guò)相位檢測(cè)器10來(lái)控制，并形成用于決定相位延遲比率的延遲路徑。延遲線11包括多個(gè)串聯(lián)連接的單位延遲單元(unit delay cell)。用于控制每個(gè)單位延遲單元的信號(hào)逐一對(duì)應(yīng)于從延遲線控制器12輸出的信號(hào)。
延遲線控制器12包括雙向移位寄存器，其用于設(shè)定邏輯電路以設(shè)定延遲線11的輸入路徑以及路徑的位置。這里，將移位寄存器配置成設(shè)定初始最大/最小延遲時(shí)間。
延遲線控制器12響應(yīng)于相位檢測(cè)器10所檢測(cè)的狀態(tài)而輸出用于控制延遲線11的信號(hào)。延遲線控制器12在領(lǐng)先狀態(tài)下產(chǎn)生左移信號(hào)DELUP以增加延遲比率，并在滯后狀態(tài)下產(chǎn)生右移信號(hào)DELDN。在鎖定狀態(tài)，延遲線控制器12不會(huì)產(chǎn)生移位信號(hào)，但輸出同步狀態(tài)信號(hào)LOCK。
復(fù)制延遲模型13按目前情況縮小、簡(jiǎn)化或使用內(nèi)部電路，除了從外部時(shí)鐘CLKEXT的輸入至輸出的DLL。實(shí)際延遲因子決定DLL性能的相位偏移值。
輸出時(shí)鐘緩沖器6緩沖從延遲線11輸出的輸出時(shí)鐘CLKOUT。
輸出控制單元8通過(guò)使用從輸出時(shí)鐘緩沖器6輸出的時(shí)鐘CLKINTP而產(chǎn)生DQS。
圖2是說(shuō)明圖1的相位檢測(cè)器10的詳細(xì)方框圖。
相位檢測(cè)器10包括相位檢測(cè)單元16與18以及延遲單元20。這里，延遲單元20包括單位延遲單元。
第一相位檢測(cè)單元16比較內(nèi)部時(shí)鐘CLKIN的相位與反饋時(shí)鐘FBCLK的相位。當(dāng)反饋時(shí)鐘FBCLK的上升邊緣處于內(nèi)部時(shí)鐘CLKIN的低脈沖中時(shí)，即當(dāng)反饋時(shí)鐘FBCLK的上升邊緣領(lǐng)先于內(nèi)部時(shí)鐘CLKIN的上升邊緣時(shí)，第一相位檢測(cè)單元16的輸出信號(hào)DET1變?yōu)樘幱诘碗娖?。然而，?dāng)反饋時(shí)鐘FBCLK的上升邊緣滯后于內(nèi)部時(shí)鐘CLKIN的上升邊緣時(shí)，第一相位檢測(cè)單元16的輸出信號(hào)DET1變?yōu)樘幱诟唠娖健?br> 第二相位檢測(cè)單元18比較內(nèi)部時(shí)鐘CLKIN的相位與延遲單元20所延遲的延遲反饋時(shí)鐘FBCLKD的相位。當(dāng)延遲反饋時(shí)鐘FBCLKD的上升邊緣處于內(nèi)部時(shí)鐘CLKIN的低脈沖中時(shí)，即當(dāng)延遲反饋時(shí)鐘FBCLKD的上升邊緣領(lǐng)先于內(nèi)部時(shí)鐘CLKIN的上升邊緣時(shí)，第二相位檢測(cè)單元18的輸出信號(hào)DET2變?yōu)樘幱诘碗娖健Ｈ欢?，?dāng)延遲反饋時(shí)鐘FBCLKD的上升邊緣滯后于內(nèi)部時(shí)鐘CLKIN的上升邊緣時(shí)，第二相位檢測(cè)單元18的輸出信號(hào)DET2變?yōu)樘幱诟唠娖健?br> 圖3a至3d是說(shuō)明圖2的相位檢測(cè)器10的操作的時(shí)序圖。
圖3是當(dāng)反饋時(shí)鐘FBCLK與延遲反饋時(shí)鐘信號(hào)FBCLKD的上升邊緣滯后于內(nèi)部時(shí)鐘CLKIN的上升邊緣時(shí)的時(shí)序圖。因此，圖2的相位檢測(cè)器10的第一相位檢測(cè)單元16與第二相位檢測(cè)單元18的輸出信號(hào)DET1與DET2都變?yōu)樘幱诟唠娖?，并且延遲線控制器12產(chǎn)生延遲增加信號(hào)DELUP，用于增加延遲線11的延遲比率。
如圖3b所示，反饋時(shí)鐘FBCLK與延遲反饋時(shí)鐘FBCLKD受到延遲，反饋時(shí)鐘FBCLK的上升邊緣滯后于內(nèi)部時(shí)鐘CLKIN的上升邊緣，并且延遲反饋時(shí)鐘FBCLKD的上升邊緣領(lǐng)先于內(nèi)部時(shí)鐘CLKIN的上升邊緣。因此，第一相位檢測(cè)單元16的輸出信號(hào)DET1變?yōu)樘幱诟唠娖?，而第二相位檢測(cè)單元18的輸出信號(hào)DET2從高電平轉(zhuǎn)變至低電平。然后，延遲線控制器12產(chǎn)生延遲增加信號(hào)DELUP，以增加延遲線11的延遲比率。
如圖3c所示，反饋時(shí)鐘FBCLK與延遲反饋時(shí)鐘FBCLKD受到延遲，并且反饋時(shí)鐘FBCLK與延遲反饋時(shí)鐘信號(hào)FBCLKD的上升邊緣都領(lǐng)先于內(nèi)部時(shí)鐘CLKIN的上升邊緣。因此，第一相位檢測(cè)單元16與第二相位檢測(cè)單元18的輸出信號(hào)DET1與DET2都變?yōu)樘幱诘碗娖?。然后，延遲線控制器12產(chǎn)生延遲增加信號(hào)DELUP，以增加延遲線11的延遲比率。
如圖3d所示，反饋時(shí)鐘FBCLK與延遲反饋時(shí)鐘FBCLKD受到延遲，反饋時(shí)鐘FBCLK的上升邊緣領(lǐng)先于內(nèi)部時(shí)鐘CLKIN的上升邊緣，而延遲反饋時(shí)鐘FBCLKD的上升邊緣滯后于內(nèi)部時(shí)鐘CLKIN的上升邊緣。因此，第一相位檢測(cè)單元16的輸出信號(hào)DET1變?yōu)樘幱诘碗娖?，而第二相位檢測(cè)單元18的輸出信號(hào)DET2從低電平轉(zhuǎn)變至高電平。然后，內(nèi)部時(shí)鐘CLKIN的上升邊緣以小于預(yù)定間隔的間隔變得更接近于反饋時(shí)鐘FBCLK的上升邊緣，這導(dǎo)致鎖定狀態(tài)。這里，決定是否僅通過(guò)來(lái)自第一相位檢測(cè)單元16的輸出信號(hào)DET1產(chǎn)生從延遲線控制器12輸出的延遲增加信號(hào)DELUP或延遲下降信號(hào)DELDN。即，當(dāng)來(lái)自第一相位檢測(cè)單元16的輸出信號(hào)DET1處于低電平時(shí)，輸出該延遲增加信號(hào)DELUP，而當(dāng)輸出信號(hào)DET1處于高電平時(shí)，輸出該延遲下降信號(hào)DELDN。
圖4是說(shuō)明圖1的延遲線11的詳細(xì)方框圖。
延遲線11包括多個(gè)串聯(lián)連接的單位延遲單元22，并且響應(yīng)于來(lái)自延遲線控制器12的輸出信號(hào)DELUP與DELDN而設(shè)定單位延遲單元的延遲路徑。
如果從延遲線控制器12輸出延遲增加信號(hào)DELUP，則如圖4的A所示設(shè)定延遲線11的延遲路徑，并且延遲比率增加。如果輸出延遲下降信號(hào)DELDN，則如圖4的B所示設(shè)定延遲線11的延遲路徑，并且延遲比率降低。
圖5a與5b是說(shuō)明圖1的存儲(chǔ)設(shè)備的鎖定狀態(tài)的時(shí)序圖。
圖5a是說(shuō)明理想情況的時(shí)序圖。在鎖定狀態(tài)下，內(nèi)部時(shí)鐘CLKIN的上升邊緣變?yōu)榕c延遲了復(fù)制延遲模型13的延遲時(shí)間D1的反饋時(shí)鐘FBCLK的上升邊緣相同。這里，外部時(shí)鐘CLKEXT的上升邊緣與通過(guò)由輸出時(shí)鐘緩沖器6與輸出控制單元8延遲DLL的輸出時(shí)鐘CLKOUT達(dá)延遲時(shí)間D2而獲得的DQS的上升邊緣相同。
圖5b是當(dāng)DQS的上升邊緣與外部時(shí)鐘信號(hào)CLKEXT的上升邊緣不同時(shí)的時(shí)序圖。
參考圖5b，在鎖定狀態(tài)下，延遲了復(fù)制延遲模型13的延遲時(shí)間D1的反饋時(shí)鐘FBCLK與內(nèi)部時(shí)鐘CLKIN的上升邊緣相同。當(dāng)DLL 4的輸出時(shí)鐘CLKOUT的延遲時(shí)間D3(使得DQS的上升邊緣可與外部時(shí)鐘信號(hào)CLKEXT的上升邊緣相同)與由輸出時(shí)鐘緩沖器6與輸出控制單元8所延遲的DLL 4的輸出時(shí)鐘CLKOUT的延遲時(shí)間D2不相同時(shí)，外部時(shí)鐘信號(hào)CLKEXT的上升邊緣與DQS的上升邊緣不相同。
因此，不可能調(diào)節(jié)復(fù)制延遲模型13的延遲比率以便在傳統(tǒng)的存儲(chǔ)設(shè)備中識(shí)別實(shí)際延遲時(shí)間D2與理想延遲時(shí)間D3。因此，無(wú)法減小外部時(shí)鐘CLKEXT與DQS(或DQ)之間的相位偏移。

發(fā)明內(nèi)容
本發(fā)明的目的是通過(guò)調(diào)節(jié)復(fù)制延遲模型的延遲比率而最小化鎖定狀態(tài)之后外部時(shí)鐘與DQS或DQ之間的相位偏移。
在一個(gè)實(shí)施例中，一種存儲(chǔ)設(shè)備包括輸入時(shí)鐘緩沖器，用于緩沖從外部輸入的外部時(shí)鐘以產(chǎn)生內(nèi)部時(shí)鐘；DLL，用于延遲內(nèi)部時(shí)鐘以使該外部時(shí)鐘的相位與DQS的相位同步；輸出時(shí)鐘緩沖器，用于緩沖從該DLL輸出的輸出時(shí)鐘；以及輸出控制單元，用于使用從該輸出時(shí)鐘緩沖器輸出的時(shí)鐘來(lái)產(chǎn)生DQS。這里，DLL包括延遲線、相位檢測(cè)器、延遲線控制器以及復(fù)制延遲模型。延遲線延遲內(nèi)部時(shí)鐘的相位。相位檢測(cè)器比較內(nèi)部時(shí)鐘的相位與通過(guò)內(nèi)部電路反饋的反饋時(shí)鐘的相位。延遲線控制器響應(yīng)于從相位檢測(cè)器輸出的相位檢測(cè)信號(hào)而調(diào)節(jié)用于延遲內(nèi)部時(shí)鐘的延遲比率。復(fù)制延遲模型模仿輸入時(shí)鐘緩沖器的延遲因子與其它延遲因子，直至將從延遲線輸出的輸出時(shí)鐘輸出至芯片的外部，并響應(yīng)于在測(cè)試模式中從外部輸入的多個(gè)控制信號(hào)而調(diào)節(jié)延遲比率。
在另一個(gè)實(shí)施例中，一種存儲(chǔ)設(shè)備包括輸入時(shí)鐘緩沖器，用于緩沖從外部輸入的外部時(shí)鐘以產(chǎn)生內(nèi)部時(shí)鐘；DLL，用于延遲內(nèi)部時(shí)鐘以使該外部時(shí)鐘的相位與DQS的相位同步；輸出時(shí)鐘緩沖器，用于緩沖從該DLL輸出的輸出時(shí)鐘；以及輸出控制單元，用于使用從該輸出時(shí)鐘緩沖器輸出的時(shí)鐘來(lái)產(chǎn)生DQS。這里，DLL包括延遲線、第一相位檢測(cè)器、延遲線控制器、復(fù)制延遲模型控制器以及復(fù)制延遲模型。延遲線延遲內(nèi)部時(shí)鐘的相位。第一相位檢測(cè)器比較從輸入時(shí)鐘緩沖器輸出的內(nèi)部時(shí)鐘的相位與通過(guò)內(nèi)部電路反饋的反饋時(shí)鐘的相位。延遲線控制器響應(yīng)于從相位檢測(cè)器輸出的相位檢測(cè)信號(hào)而調(diào)節(jié)用于延遲內(nèi)部時(shí)鐘的延遲比率。復(fù)制延遲模型控制器比較外部時(shí)鐘的相位與DQS的相位。復(fù)制延遲模型模仿輸入時(shí)鐘緩沖器的延遲因子與其它延遲因子，直至將從延遲線輸出的輸出時(shí)鐘輸出至芯片的外部，并響應(yīng)于在測(cè)試模式中從復(fù)制延遲模型控制器輸出的輸出信號(hào)而調(diào)節(jié)延遲比率。


在閱讀以下詳細(xì)說(shuō)明并參考附圖之后，本發(fā)明的其它方面與優(yōu)點(diǎn)將變得顯而易見(jiàn)，其中圖1是說(shuō)明包括DLL的一般存儲(chǔ)設(shè)備的方框圖；圖2是說(shuō)明圖1的相位檢測(cè)器10的詳細(xì)方框圖；圖3a至3d是說(shuō)明圖2的相位檢測(cè)器10的操作的時(shí)序圖；圖4是說(shuō)明圖1的延遲線11的詳細(xì)方框圖；
圖5a與5b是說(shuō)明圖1的存儲(chǔ)設(shè)備的鎖定狀態(tài)的時(shí)序圖；圖6是說(shuō)明根據(jù)本發(fā)明實(shí)施例的包括DLL的存儲(chǔ)設(shè)備的方框圖；圖7是說(shuō)明圖6的復(fù)制延遲模型38的詳細(xì)方框圖；圖8是說(shuō)明圖7的設(shè)定單元40的詳細(xì)電路圖；圖9是說(shuō)明圖8的單位移位單元56的詳細(xì)電路圖；圖10是說(shuō)明圖7的延遲調(diào)節(jié)單元42的詳細(xì)電路圖；圖11是說(shuō)明圖7的設(shè)定單元40的操作的時(shí)序圖；圖12是說(shuō)明圖7延遲調(diào)節(jié)單元42的操作的時(shí)序圖；圖13是說(shuō)明根據(jù)本發(fā)明另一個(gè)實(shí)施例的包括DLL的存儲(chǔ)設(shè)備的方框圖；圖14是說(shuō)明圖13的復(fù)制延遲模型136的詳細(xì)方框圖；圖15是說(shuō)明圖13的控制信號(hào)產(chǎn)生單元142的詳細(xì)方框圖；以及圖16至19是說(shuō)明圖13的存儲(chǔ)設(shè)備的操作的時(shí)序圖。
附圖標(biāo)記說(shuō)明2 輸入時(shí)鐘緩沖器4 DLL6 輸出時(shí)鐘緩沖器8 輸出控制單元10相位檢測(cè)器11延遲線12延遲線控制器13復(fù)制延遲模型16第一相位檢測(cè)單元18第二相位檢測(cè)單元20延遲單元22單位延遲單元24輸入時(shí)鐘緩沖器26DLL28輸出時(shí)鐘緩沖器30輸出控制單元32相位檢測(cè)器34延遲線
36延遲線控制器38復(fù)制延遲模型40設(shè)定單元42延遲調(diào)節(jié)單元44延遲單元46反相器48反相器50反相器52反相器54反饋輸入單元56單位移位單元58反饋輸出單元60傳輸門62NOR門64反相器66反相器68傳輸門70反相器72反相器74反相器76傳輸門78傳輸門80反相器82反相器84反相器86NAND門88反相器90反相器91-110反相器112、114、116、118、120、121 反相器111、113、115、117與119 傳輸門
122輸入時(shí)鐘緩沖器124DLL126輸出時(shí)鐘緩沖器128輸出控制單元130相位檢測(cè)器132延遲線控制器134延遲線136復(fù)制延遲模型138延遲模型控制單元140選擇相位檢測(cè)器142控制信號(hào)產(chǎn)生器144設(shè)定單元146延遲調(diào)節(jié)單元148延遲單元150使能單元152控制單元154產(chǎn)生單元156反相器158NOR門160傳輸門161反相器162反相器163反相器AREF 自動(dòng)更新命令CLKEXT 外部時(shí)鐘CLKIN 內(nèi)部時(shí)鐘CLKINTP時(shí)鐘CLKOUT 輸出時(shí)鐘DELDN 右移信號(hào)/延遲下降信號(hào)DELUP 左移信號(hào)/延遲增加信號(hào)DET1輸出信號(hào)
DET2輸出信號(hào)DQS 時(shí)鐘FBCLK 反饋時(shí)鐘FBCLKD 延遲反饋時(shí)鐘FBRPSET 輸出信號(hào)IN 信號(hào)LOCK同步狀態(tài)信號(hào)OUT 信號(hào)PDOUT 相位檢測(cè)信號(hào)RCLKDLL 時(shí)鐘RD 讀取命令STB 選通信號(hào)TMRP輸出信號(hào)TMRPZ 控制信號(hào)TMRPZD 輸出信號(hào)TMSRP 輸出信號(hào)TMSRPZ 控制信號(hào)TMSRPZD 輸出信號(hào)具體實(shí)施方式
下面將參考附圖詳細(xì)說(shuō)明本發(fā)明。
圖6是說(shuō)明根據(jù)本發(fā)明實(shí)施例包括DLL的存儲(chǔ)設(shè)備的方框圖。
在實(shí)施例中，存儲(chǔ)設(shè)備包括輸入時(shí)鐘緩沖器24、DLL 26、輸出時(shí)鐘緩沖器28與輸出控制單元30。
輸入時(shí)鐘緩沖器24將從外部輸入的外部時(shí)鐘CLKEXT緩沖為內(nèi)部時(shí)鐘CLKIN。
DLL 26包括相位檢測(cè)器32、延遲線34、延遲線控制器36與復(fù)制延遲模型38。相位檢測(cè)器32比較從輸入時(shí)鐘緩沖器24所輸出的內(nèi)部時(shí)鐘CLKIN的相位與通過(guò)內(nèi)部電路反饋的反饋時(shí)鐘FBCLK的相位。延遲線34延遲內(nèi)部時(shí)鐘CLKIN的相位。延遲線控制器36響應(yīng)于從相位檢測(cè)器32輸出的相位檢測(cè)信號(hào)而調(diào)節(jié)延遲線34的延遲比率。復(fù)制延遲模型36模仿輸入時(shí)鐘緩沖器24的延遲因子與其它延遲因子，直至將從延遲線34輸出的輸出時(shí)鐘CLKOUT輸出至芯片的外部。
延遲線34通過(guò)相位檢測(cè)器32來(lái)控制，并形成用于決定相位延遲比率的延遲路徑。這里，延遲線34包括多個(gè)串聯(lián)連接的單位延遲單元，并且用于控制每個(gè)單位延遲單元的信號(hào)逐一對(duì)應(yīng)于從延遲線控制器36輸出的信號(hào)。
延遲線控制器36包括雙向移位寄存器，其設(shè)定邏輯電路以設(shè)定延遲線34的輸入路徑以及路徑的位置。這里，將移位寄存器配置成設(shè)定初始最大/最小延遲時(shí)間。
延遲線控制器36響應(yīng)于相位檢測(cè)器32所檢測(cè)的狀態(tài)而輸出用于控制延遲線34的信號(hào)。延遲線控制器36在領(lǐng)先狀態(tài)下輸出左移信號(hào)DELUP以增加延遲比率，并在滯后狀態(tài)下輸出右移信號(hào)DELDN以降低延遲比率。然而，在鎖定狀態(tài)中，延遲線控制器36不會(huì)產(chǎn)生移位信號(hào)，而輸出同步狀態(tài)信號(hào)LOCK。
復(fù)制延遲模型38按目前情況縮小、簡(jiǎn)化或使用內(nèi)部電路，除了從作為DQS的外部時(shí)鐘CLKEXT的輸入至輸出的DLL。復(fù)制延遲模型38響應(yīng)于在測(cè)試模式下從外部輸入的控制信號(hào)TMRPZ與TMSRPZ而調(diào)節(jié)延遲比率。這里，從系統(tǒng)的接收器產(chǎn)生控制信號(hào)TMRPZ與TMSRPZ。
輸出時(shí)鐘緩沖器28緩沖從延遲線34輸出的輸出時(shí)鐘CLKOUT。
輸出控制單元30使用從輸出時(shí)鐘緩沖器28輸出的時(shí)鐘CLKINTP來(lái)產(chǎn)生DQS。
圖7是說(shuō)明圖6的復(fù)制延遲模型38的詳細(xì)方框圖。
復(fù)制延遲模型38包括設(shè)定單元40、延遲調(diào)節(jié)單元42與延遲單元44。
設(shè)定單元40響應(yīng)于控制信號(hào)TMRPZ與TMSRPZ而產(chǎn)生延遲設(shè)定數(shù)據(jù)RPSET<0:4>。
響應(yīng)于從設(shè)定單元40輸出的延遲設(shè)定數(shù)據(jù)RPSET<0:4>而調(diào)節(jié)該延遲調(diào)節(jié)單元42的延遲比率。因此，延遲調(diào)節(jié)單元42輸出通過(guò)根據(jù)所設(shè)定的延遲比率延遲輸出時(shí)鐘CLKOUT而獲得的時(shí)鐘RCLKDLL。
延遲單元44通過(guò)延遲從延遲調(diào)節(jié)單元42輸出的時(shí)鐘RCLKDLL達(dá)預(yù)定時(shí)間而輸出反饋時(shí)鐘信號(hào)FBCLK。
圖8是說(shuō)明圖7的設(shè)定單元40的詳細(xì)電路圖。
設(shè)定單元40包括多個(gè)反相器46、48、50與52；反饋輸入單元54；多個(gè)單位移位單元(unit shift unit)56以及反饋輸出單元58。
反相器46與48依序反轉(zhuǎn)控制信號(hào)TMSRPZ，且反相器50與52依序反轉(zhuǎn)控制信號(hào)TMRPZ。
反饋輸入單元54包括傳輸門60、NOR門62以及反相器64與66。傳輸門60通過(guò)從反相器50與52輸出的控制信號(hào)TMRP與TMRPZD來(lái)控制，并選擇性地傳輸從反饋輸出單元58輸出的反饋信號(hào)RBRPSET。NOR門62與反相器64響應(yīng)于從反相器46輸出的信號(hào)TMSRP而選擇性鎖存由傳輸門60傳輸?shù)男盘?hào)。反相器66反轉(zhuǎn)來(lái)自NOR門62的輸出信號(hào)。這里，當(dāng)來(lái)自反相器46的輸出信號(hào)TMSRP處于高電平時(shí)，首先將從反饋輸入單元54輸出的設(shè)定數(shù)據(jù)RPSET<0>初始化為高電平，而不論來(lái)自反饋輸出單元58的輸出信號(hào)FBRPSET為何。
多個(gè)單位移位單元56通過(guò)來(lái)自反相器48的輸出信號(hào)TMSRPZD加以控制，并在來(lái)自反相器50與52的輸出信號(hào)TMRP與TMRPZD的每個(gè)周期中依序移位來(lái)自反饋輸入單元54的輸出信號(hào)RPSET<0>。這里，來(lái)自每個(gè)單位移位單元的輸出信號(hào)RPSET<1:4>以及來(lái)自反饋輸入單元54的輸出信號(hào)RPSET<0>變?yōu)檠舆t設(shè)定數(shù)據(jù)RPSET<0:4>。
反饋輸出單元58包括傳輸門68以及反相器70、72與74。傳輸門68通過(guò)來(lái)自反相器50與52的輸出信號(hào)TMRP與TMRPZD來(lái)加以控制，并且選擇性傳輸來(lái)自最終單位移位單元56的設(shè)定數(shù)據(jù)RPSET<4>。反相器70與72鎖存來(lái)自傳輸門68的輸出信號(hào)。反相器74反轉(zhuǎn)來(lái)自反相器70的輸出信號(hào)。
圖9是說(shuō)明圖8的單位移位單元56的詳細(xì)電路圖。
單位移位單元56包括傳輸門76與78；反相器80、82、84、88與90以及NAND門86。
傳輸門76通過(guò)來(lái)自反相器50與52的輸出信號(hào)TMRP與TMRPZD來(lái)控制，并且選擇性地傳輸輸入至輸入端子的信號(hào)IN。
反相器80與82鎖存通過(guò)傳輸門76傳輸?shù)男盘?hào)，并且反相器84反轉(zhuǎn)來(lái)自反相器80的輸出信號(hào)。
傳輸門78通過(guò)來(lái)自反相器50與52的輸出信號(hào)TMRP與TMRPZD來(lái)控制，并選擇性傳輸來(lái)自反相器84的輸出信號(hào)。
NAND門86與反相器88響應(yīng)于來(lái)自反相器48的輸出信號(hào)TMSRPZD而選擇性鎖存由傳輸門78傳輸?shù)男盘?hào)。反相器90反轉(zhuǎn)來(lái)自NAND門86的輸出信號(hào)。這里，當(dāng)來(lái)自反相器48的輸出信號(hào)TMSRPZD處于低電平時(shí)，將來(lái)自輸出端子的輸出信號(hào)OUT初始化為低電平，而不論施加于輸入端子的信號(hào)為何。
圖10是說(shuō)明圖7的延遲調(diào)節(jié)單元42的詳細(xì)電路圖。
延遲調(diào)節(jié)單元42包括多個(gè)反相器91至121以及多個(gè)傳輸門111、113、115、117與119。
傳輸門111選擇性地傳輸通過(guò)響應(yīng)于延遲設(shè)定數(shù)據(jù)RPSET<0>以及由反相器110反轉(zhuǎn)的信號(hào)而通過(guò)由反相器100與101形成的延遲路徑來(lái)延遲輸出時(shí)鐘CLKOUT所獲得的信號(hào)。
傳輸門113選擇性地傳輸通過(guò)響應(yīng)于延遲設(shè)定數(shù)據(jù)RPSET<1>以及由反相器112反轉(zhuǎn)的信號(hào)而通過(guò)由反相器91、92、102與103形成的延遲路徑來(lái)延遲輸出時(shí)鐘CLKOUT所獲得的信號(hào)。
傳輸門115選擇性地傳輸通過(guò)響應(yīng)于延遲設(shè)定數(shù)據(jù)RPSET<2>以及由反相器114反轉(zhuǎn)的信號(hào)而通過(guò)由反相器91、92、93、94、104與105形成的延遲路徑來(lái)延遲輸出時(shí)鐘CLKOUT所獲得的信號(hào)。
傳輸門117選擇性地傳輸通過(guò)響應(yīng)于延遲設(shè)定數(shù)據(jù)RPSET<3>以及由反相器116反轉(zhuǎn)的信號(hào)而通過(guò)由反相器91、92、93、94、95、96、106與107形成的延遲路徑來(lái)延遲輸出時(shí)鐘CLKOUT所獲得的信號(hào)。
傳輸門119選擇性地傳輸通過(guò)響應(yīng)于延遲設(shè)定數(shù)據(jù)RPSET<4>以及由反相器118反轉(zhuǎn)的信號(hào)而通過(guò)由反相器91、92、93、94、95、96、97、98、108與109形成的延遲路徑來(lái)延遲輸出時(shí)鐘CLKOUT所獲得的信號(hào)。
反相器120與121依序反轉(zhuǎn)由傳輸門111、113、115、117與119傳輸?shù)男盘?hào)。
圖11是說(shuō)明圖7的設(shè)定單元40的操作的時(shí)序圖。
當(dāng)DQS與外部時(shí)鐘CLKEXT的相位差異超過(guò)預(yù)定相位差異時(shí)，控制信號(hào)TMSRPZ變?yōu)槭鼓苤粮唠娖剑⑶抑芷谛缘赜|發(fā)控制信號(hào)TMRPZ。因此，將在控制信號(hào)TMRPZ的第一周期中初始化為高電平的延遲設(shè)定數(shù)據(jù)RPSET<0>移位至第一單位移位單元56。以相同的方式，將在控制信號(hào)TMRPZ的每個(gè)周期中從先前單位移位單元56輸出的延遲設(shè)定數(shù)據(jù)RPSET<i>移位至下一單位移位單元56。而且，通過(guò)反饋輸出單元58與反饋輸入單元54通過(guò)觸發(fā)控制信號(hào)TMRPZ，將從最終單位移位單元56輸出的延遲設(shè)定數(shù)據(jù)RPSET<4>再次移位至第一單位移位單元56。
圖12是說(shuō)明圖7的延遲調(diào)節(jié)單元42的操作的時(shí)序圖。響應(yīng)于延遲設(shè)定數(shù)據(jù)RPSET<0:4>而調(diào)節(jié)輸出時(shí)鐘CLKOUT的延遲比率，并且改變來(lái)自延遲調(diào)節(jié)單元42的輸出時(shí)鐘RCLKDLL的時(shí)序。
圖13是說(shuō)明根據(jù)本發(fā)明另一個(gè)實(shí)施例包括DLL的存儲(chǔ)設(shè)備的方框圖。
在另一個(gè)實(shí)施例中，存儲(chǔ)設(shè)備包括輸入時(shí)鐘緩沖器122、DLL 124、輸出時(shí)鐘緩沖器126、輸出控制單元128與延遲模型控制單元138。
輸入時(shí)鐘緩沖器122將從外部輸入的外部時(shí)鐘CLKEXT緩沖為內(nèi)部時(shí)鐘CLKIN。
DLL 124包括相位檢測(cè)器130、延遲線132、延遲線控制器134與復(fù)制延遲模型136。相位檢測(cè)器130比較從輸入時(shí)鐘緩沖器122所輸出的內(nèi)部時(shí)鐘CLKIN與通過(guò)內(nèi)部電路反饋的反饋時(shí)鐘FBCLK的相位。延遲線132延遲內(nèi)部時(shí)鐘CLKIN的相位。延遲線控制器134使用來(lái)自相位檢測(cè)器130的輸出信號(hào)來(lái)調(diào)節(jié)延遲線132的延遲比率。復(fù)制延遲模型136模仿輸入時(shí)鐘緩沖器122的延遲因子與其它延遲因子，直至將來(lái)自延遲線132的輸出時(shí)鐘CLKOUT輸出至芯片的外部。
延遲線132通過(guò)相位檢測(cè)器130來(lái)控制，并形成用于決定相位延遲比率的延遲路徑。這里，延遲線132包括多個(gè)串聯(lián)連接的單位延遲單元，并且用于控制每個(gè)單位延遲單元的信號(hào)逐一對(duì)應(yīng)于從延遲線控制器134輸出的信號(hào)。
延遲線控制器134包括雙向移位寄存器，其設(shè)定邏輯電路以設(shè)定延遲線132的輸入路徑以及路徑的位置。這里，將移位寄存器配置成設(shè)定初始最大/最小延遲時(shí)間。另外，延遲線控制器134響應(yīng)于相位檢測(cè)器130所檢測(cè)的狀態(tài)而輸出用于控制延遲線132的信號(hào)。延遲線控制器134在領(lǐng)先狀態(tài)下輸出左移信號(hào)DELUP以增加延遲比率，并在滯后狀態(tài)下輸出右移信號(hào)DELDN以降低延遲比率。然而，在鎖定狀態(tài)中，延遲線控制器134不會(huì)產(chǎn)生移位信號(hào)，而輸出同步狀態(tài)信號(hào)LOCK。
復(fù)制延遲模型136按目前情況縮小、簡(jiǎn)化或使用內(nèi)部電路，除了從作為DQS的外部時(shí)鐘CLKEXT的輸入至輸出的DLL。復(fù)制延遲模型136響應(yīng)于在測(cè)試模式下從外部輸入的同步狀態(tài)信號(hào)LOCK而調(diào)節(jié)延遲比率，并且響應(yīng)于從復(fù)制延遲模型控制單元138輸出的控制信號(hào)TMRPZ而調(diào)節(jié)復(fù)制延遲模型136的延遲比率。
輸出時(shí)鐘緩沖器126緩沖從延遲線132輸出的輸出時(shí)鐘CLKOUT。
輸出控制單元128使用來(lái)自輸出時(shí)鐘緩沖器126的輸出時(shí)鐘CLKINTP產(chǎn)生DQS。在輸出控制單元128中，如果存儲(chǔ)設(shè)備通過(guò)自動(dòng)更新命令A(yù)REF而自動(dòng)補(bǔ)償相位偏移，則在讀取模式中或當(dāng)輸入其中存儲(chǔ)設(shè)備確實(shí)從外部傳輸數(shù)據(jù)的自動(dòng)更新命令時(shí)，則補(bǔ)償操作可作為后臺(tái)操作來(lái)執(zhí)行。結(jié)果，不僅在讀取模式中而且也在自動(dòng)更新模式中產(chǎn)生DQS，從而執(zhí)行外部時(shí)鐘信號(hào)CLKEXT與DQS的相位補(bǔ)償。
復(fù)制延遲模型控制單元138包括選擇相位檢測(cè)器140與控制信號(hào)產(chǎn)生器142。選擇相位檢測(cè)器140響應(yīng)于自動(dòng)更新命令A(yù)REF與讀取命令RD而比較外部時(shí)鐘CLKEXT的相位與DQS的相位。當(dāng)DQS的上升邊緣領(lǐng)先于外部時(shí)鐘CLKEXT的上升邊緣時(shí)，即，當(dāng)DQS的上升邊緣處于外部時(shí)鐘CLKEXT的低電平脈沖間隔中時(shí)，選擇相位檢測(cè)器140輸出低電平的相位檢測(cè)信號(hào)PDOUT。當(dāng)DQS的上升邊緣滯后于外部時(shí)鐘CLKEXT的上升邊緣時(shí)，選擇相位檢測(cè)器140輸出高電平的相位檢測(cè)信號(hào)PDOUT?？刂菩盘?hào)產(chǎn)生器142響應(yīng)于從選擇相位檢測(cè)器140輸出的相位檢測(cè)信號(hào)PDOUT而產(chǎn)生控制信號(hào)TMRPZ。如果最終延遲設(shè)定數(shù)據(jù)RPSET<4>變?yōu)樘幱诟唠娖剑瑒t將控制信號(hào)TMRPZ初始化為高電平。
圖14是說(shuō)明圖13的復(fù)制延遲模型136的詳細(xì)方框圖。
復(fù)制延遲模型136包括設(shè)定單元144、延遲調(diào)節(jié)單元146與延遲單元148。
設(shè)定單元144響應(yīng)于控制信號(hào)TMRPZ與同步信號(hào)LOCK而產(chǎn)生延遲設(shè)定數(shù)據(jù)RPSET<0:4>。
延遲調(diào)節(jié)單元146響應(yīng)于從設(shè)定單元144輸出的延遲設(shè)定數(shù)據(jù)RPSET<0:4>而調(diào)節(jié)延遲時(shí)間。
延遲單元148通過(guò)延遲從延遲調(diào)節(jié)單元146輸出的時(shí)鐘信號(hào)RCLKDLL達(dá)預(yù)定時(shí)間而輸出反饋時(shí)鐘信號(hào)FBCLK。
省略有關(guān)圖14的設(shè)定單元144、延遲調(diào)節(jié)單元146與延遲單元148的構(gòu)造的詳細(xì)說(shuō)明，因?yàn)槠渑c圖8至10相同。
圖15是說(shuō)明圖13的控制信號(hào)產(chǎn)生單元142的詳細(xì)方框圖。
控制信號(hào)產(chǎn)生器142包括使能單元150、控制單元152與產(chǎn)生單元154。
包括多個(gè)反相器156的使能單元150通過(guò)延遲輸出時(shí)鐘CLKOUT達(dá)預(yù)定時(shí)間而產(chǎn)生選通信號(hào)STB以使能產(chǎn)生單元154。
控制單元152包括NOR門158、傳輸門160與反相器161、162與163?？刂茊卧?52使用從選擇相位檢測(cè)器140輸出的相位檢測(cè)信號(hào)PDOUT與最終設(shè)定數(shù)據(jù)RPSET<4>而產(chǎn)生比較信號(hào)IN與INZ。這里，使用傳輸門160來(lái)調(diào)整比較信號(hào)IN與INZ的時(shí)序。
包括鎖存型差動(dòng)放大器的產(chǎn)生單元154由從使能單元150輸出的選通信號(hào)STB而使能，并響應(yīng)于從控制單元152輸出的比較信號(hào)IN與INZ而設(shè)定控制信號(hào)TMRPZ的狀態(tài)。
圖16至19是說(shuō)明圖13的存儲(chǔ)設(shè)備的操作的時(shí)序圖。
圖16說(shuō)明當(dāng)將DQS鎖定至外部時(shí)鐘信號(hào)CLKEXT并且同步狀態(tài)信號(hào)LOCK與相位檢測(cè)信號(hào)PDOUT變?yōu)樘幱诟唠娖降那闆r。
因此，控制信號(hào)TMRPZ保持處于高電平，初始化該設(shè)定數(shù)據(jù)RPSET<0:4>，并以最小延遲比率設(shè)定延遲調(diào)節(jié)單元16。
圖17說(shuō)明當(dāng)在DQS與外部時(shí)鐘信號(hào)CLKEXT的鎖定狀態(tài)下將延遲調(diào)節(jié)單元146的延遲比率增加至最大延遲比率的情況。
將DQS同步化到低于預(yù)定相位差異，并且同步狀態(tài)信號(hào)LOCK變?yōu)樘幱诟唠娖?。然而，自從DQS與外部時(shí)鐘信號(hào)CLKEXT的相位差異超過(guò)預(yù)定相位差異，選擇相位檢測(cè)器140產(chǎn)生低電平的相位檢測(cè)信號(hào)PDOUT。
因此，在與外部時(shí)鐘信號(hào)CLKEXT同步的控制信號(hào)TMRPZ的每個(gè)周期中，移位該設(shè)定數(shù)據(jù)RPSET<0:4>。
這里，如果最終的設(shè)定數(shù)據(jù)RPSET<4>變?yōu)樘幱诟唠娖剑瑒t由控制信號(hào)產(chǎn)生器142將控制信號(hào)TMRPZ初始化為高電平。因此，將延遲調(diào)節(jié)單元146的延遲比率保持為最大值。
圖18說(shuō)明當(dāng)在DQS與外部時(shí)鐘信號(hào)CLKEXT的鎖定狀態(tài)下將延遲調(diào)節(jié)單元146的延遲比率增加以設(shè)定為鎖定狀態(tài)的情況。
將DQS同步化到低于預(yù)定相位差異，并且同步狀態(tài)信號(hào)LOCK變?yōu)樘幱诟唠娖健Ｈ欢?，自從DQS與外部時(shí)鐘信號(hào)CLKEXT的相位差異超過(guò)預(yù)定相位差異，選擇相位檢測(cè)器140產(chǎn)生低電平的相位檢測(cè)信號(hào)PDOUT。
因此，在與外部時(shí)鐘信號(hào)CLKEXT同步的控制信號(hào)TMRPZ的每個(gè)周期中，移位該設(shè)定數(shù)據(jù)RPSET<0:4>。即，延遲調(diào)節(jié)單元146的延遲比率逐漸增加。
這里，如果DQS與外部時(shí)鐘信號(hào)CLKEXT的相位差異低于預(yù)定相位差異，并且相位檢測(cè)信號(hào)PDOUT變?yōu)樘幱诟唠娖?，則將控制信號(hào)TMRPZ保持為高電平，并保持延遲調(diào)節(jié)單元146的當(dāng)前延遲比率。
圖19說(shuō)明在DQS與外部時(shí)鐘信號(hào)CLKEXT的鎖定狀態(tài)結(jié)束、進(jìn)入初始狀態(tài)然后返回至鎖定狀態(tài)之后，延遲調(diào)節(jié)單元146的延遲比率再次增加的情況。
將DQS同步化到低于預(yù)定相位差異，并且同步狀態(tài)信號(hào)LOCK變?yōu)樘幱诟唠娖健Ｈ欢?，自從DQS與外部時(shí)鐘信號(hào)CLKEXT的相位差異超過(guò)預(yù)定相位差異，選擇相位檢測(cè)器140產(chǎn)生低電平的相位檢測(cè)信號(hào)PDOUT。
因此，在與外部時(shí)鐘信號(hào)CLKEXT同步的控制信號(hào)TMRPZ的每個(gè)周期中，移位該設(shè)定數(shù)據(jù)RPSET<0:4>。即，延遲調(diào)節(jié)單元146的延遲比率逐漸增加。
然后，如果DQS與外部時(shí)鐘信號(hào)CLKEXT的相位差異低于預(yù)定相位差異，并且相位檢測(cè)信號(hào)PDOUT變?yōu)樘幱诟唠娖?，則將控制信號(hào)TMRPZ保持為高電平，并保持延遲調(diào)節(jié)單元146的當(dāng)前延遲比率。
這里，鎖定狀態(tài)結(jié)束，同步狀態(tài)信號(hào)LOCK變?yōu)樘幱诘碗娖?，并設(shè)定初始狀態(tài)。將設(shè)定數(shù)據(jù)RPSET<0:4>設(shè)定為初始值“HLLLL”，并將延遲調(diào)節(jié)單元146的延遲比率設(shè)定為最小值。
然后，如果再次開(kāi)始鎖定狀態(tài)，則同步狀態(tài)信號(hào)LOCK變?yōu)樘幱诟唠娖?，在控制信?hào)TMRPZ的每個(gè)周期中移位該設(shè)定數(shù)據(jù)RPSET<0:4>。即，延遲調(diào)節(jié)單元146的延遲比率逐漸增加。
如上所述，在本發(fā)明的實(shí)施例中，包括DLL的存儲(chǔ)設(shè)備可通過(guò)調(diào)節(jié)復(fù)制延遲模型的延遲比率以補(bǔ)償處理、溫度或電壓變化的誤差，來(lái)最小化外部時(shí)鐘信號(hào)與DQS之間的相位偏移。
另外，該包括DLL的存儲(chǔ)設(shè)備可通過(guò)直接比較DQS的相位與外部時(shí)鐘信號(hào)的相位并調(diào)節(jié)復(fù)制延遲模型的延遲比率，以補(bǔ)償處理、溫度或電壓變化的誤差，而最小化外部時(shí)鐘信號(hào)與DQS之間的相位偏移。
雖然本發(fā)明可有各種修改與替代形式，但特定實(shí)施例已通過(guò)范例的方式在附圖中顯示并且在這里詳細(xì)說(shuō)明。然而，應(yīng)當(dāng)了解，本發(fā)明不限于所公開(kāi)的特定形式。相反，本發(fā)明涵蓋落入所附權(quán)利要求定義的本發(fā)明精神與范圍內(nèi)的所有修改、等效方案與替代。
權(quán)利要求
1.一種存儲(chǔ)設(shè)備，包括輸入時(shí)鐘緩沖器，用于緩沖從外部輸入的外部時(shí)鐘以產(chǎn)生內(nèi)部時(shí)鐘；延遲鎖定回路，用于延遲該內(nèi)部時(shí)鐘以使該外部時(shí)鐘的相位與DQS的相位同步；輸出時(shí)鐘緩沖器，用于緩沖從延遲鎖定回路輸出的輸出時(shí)鐘；以及輸出控制單元，用于使用從輸出時(shí)鐘緩沖器輸出的時(shí)鐘來(lái)產(chǎn)生該DQS，其中延遲鎖定回路包括延遲線，用于延遲該內(nèi)部時(shí)鐘的相位；相位檢測(cè)器，用于比較該內(nèi)部時(shí)鐘的相位與通過(guò)內(nèi)部電路反饋的反饋時(shí)鐘的相位；延遲線控制器，用于響應(yīng)于從相位檢測(cè)器輸出的相位檢測(cè)信號(hào)而調(diào)節(jié)用于延遲該內(nèi)部時(shí)鐘的延遲比率；以及復(fù)制延遲模型，用于模仿輸入時(shí)鐘緩沖器的延遲因子與其它延遲因子，直至將從延遲線輸出的輸出時(shí)鐘輸出至芯片的外部，并用于響應(yīng)于在測(cè)試模式中從外部輸入的多個(gè)控制信號(hào)而調(diào)節(jié)延遲比率。
2.如權(quán)利要求1所述的裝置，其中該復(fù)制延遲模型包括多個(gè)延遲路徑，其分別具有不同的延遲比率，并用于延遲從延遲鎖定回路輸出的輸出時(shí)鐘；延遲調(diào)節(jié)單元，用于通過(guò)控制信號(hào)來(lái)選擇多個(gè)延遲路徑之一；以及延遲單元，用于延遲從延遲調(diào)節(jié)單元輸出的時(shí)鐘達(dá)預(yù)定時(shí)間。
3.如權(quán)利要求2所述的裝置，其中延遲調(diào)節(jié)單元還包括設(shè)定單元，用于響應(yīng)于控制信號(hào)而產(chǎn)生多個(gè)延遲設(shè)定數(shù)據(jù)。
4.如權(quán)利要求3所述的裝置，其中設(shè)定單元包括多個(gè)具有環(huán)形結(jié)構(gòu)的單位移位單元，并用于響應(yīng)于控制信號(hào)而輸出多個(gè)延遲設(shè)定數(shù)據(jù)。
5.如權(quán)利要求4所述的裝置，其中單位移位單元包括第一傳輸單元，用于響應(yīng)于控制信號(hào)而選擇性地傳輸通過(guò)輸入端子輸入的信號(hào)；第一鎖存單元，用于鎖存由第一傳輸單元傳輸?shù)男盘?hào)；第二傳輸單元，用于響應(yīng)于控制信號(hào)而選擇性地傳輸在鎖存單元中鎖存的信號(hào)；以及第二鎖存單元，用于鎖存由第二傳輸單元傳輸?shù)男盘?hào)。
6.如權(quán)利要求5所述的裝置，其中通過(guò)控制信號(hào)來(lái)初始化第二鎖存單元。
7.如權(quán)利要求3所述的裝置，其中延遲調(diào)節(jié)單元還包括多個(gè)選擇單元，用于響應(yīng)于多個(gè)延遲設(shè)定數(shù)據(jù)而選擇多個(gè)延遲路徑之一。
8.如權(quán)利要求7所述的裝置，其中多個(gè)選擇單元包括多個(gè)通過(guò)延遲設(shè)定數(shù)據(jù)逐一控制的傳輸單元。
9.一種存儲(chǔ)設(shè)備，包括輸入時(shí)鐘緩沖器，用于緩沖從外部輸入的外部時(shí)鐘以產(chǎn)生內(nèi)部時(shí)鐘；延遲鎖定回路，用于延遲該內(nèi)部時(shí)鐘以使該外部時(shí)鐘的相位與DQS的相位同步；輸出時(shí)鐘緩沖器，用于緩沖從延遲鎖定回路輸出的輸出時(shí)鐘；以及輸出控制單元，用于使用從輸出時(shí)鐘緩沖器輸出的時(shí)鐘來(lái)產(chǎn)生該DQS，其中延遲鎖定回路包括延遲線，用于延遲該內(nèi)部時(shí)鐘的相位；第一相位檢測(cè)器，用于比較該內(nèi)部時(shí)鐘的相位與通過(guò)內(nèi)部電路反饋的反饋時(shí)鐘的相位；延遲線控制器，用于響應(yīng)于從相位檢測(cè)器輸出的相位檢測(cè)信號(hào)而調(diào)節(jié)用于延遲該內(nèi)部時(shí)鐘的延遲比率；復(fù)制延遲模型控制器，用于比較該外部時(shí)鐘的相位與該DQS的相位；以及復(fù)制延遲模型，用于模仿輸入時(shí)鐘緩沖器的延遲因子與其它延遲因子，直至將從延遲線輸出的輸出時(shí)鐘輸出至芯片的外部，并用于響應(yīng)于在測(cè)試模式中從復(fù)制延遲模型控制器輸出的輸出信號(hào)而調(diào)節(jié)延遲比率。
10.如權(quán)利要求9所述的裝置，其中復(fù)制延遲模型包括多個(gè)延遲路徑，其具有彼此不同的延遲比率，并用于延遲從延遲鎖定回路輸出的輸出時(shí)鐘；延遲調(diào)節(jié)單元，用于通過(guò)來(lái)自復(fù)制延遲模型控制器的輸出信號(hào)而選擇多個(gè)延遲路徑之一；以及延遲單元，用于延遲從延遲調(diào)節(jié)單元輸出的時(shí)鐘達(dá)預(yù)定時(shí)間。
11.如權(quán)利要求10所述的裝置，其中延遲調(diào)節(jié)單元還包括設(shè)定單元，用于響應(yīng)于來(lái)自復(fù)制延遲模型控制器的輸出信號(hào)而產(chǎn)生多個(gè)延遲設(shè)定數(shù)據(jù)。
12.如權(quán)利要求11所述的裝置，其中設(shè)定單元包括多個(gè)具有環(huán)形結(jié)構(gòu)的單位移位單元，并用于響應(yīng)于來(lái)自復(fù)制延遲模型控制器的輸出信號(hào)而輸出多個(gè)延遲設(shè)定數(shù)據(jù)。
13.如權(quán)利要求4所述的裝置，其中單位移位單元包括第一傳輸單元，用于響應(yīng)于來(lái)自復(fù)制延遲模型控制器的輸出信號(hào)而選擇性地傳輸通過(guò)輸入端子而輸入的信號(hào)；第一鎖存單元，用于鎖存由第一傳輸單元傳輸?shù)男盘?hào)；第二傳輸單元，用于響應(yīng)于來(lái)自復(fù)制延遲模型控制器的輸出信號(hào)而選擇性地傳輸鎖存單元中鎖存的信號(hào)；以及第二鎖存單元，用于鎖存由第二傳輸單元傳輸?shù)男盘?hào)。
14.如權(quán)利要求13所述的裝置，其中如果通過(guò)相位檢測(cè)器設(shè)定同步狀態(tài)，則通過(guò)從延遲線控制器輸出的同步狀態(tài)信號(hào)初始化第二鎖存單元。
15.如權(quán)利要求11所述的裝置，其中延遲調(diào)節(jié)單元還包括多個(gè)選擇單元，用于響應(yīng)于多個(gè)延遲設(shè)定數(shù)據(jù)而選擇多個(gè)延遲路徑之一。
16.如權(quán)利要求15所述的裝置，其中多個(gè)選擇單元包括多個(gè)通過(guò)延遲設(shè)定數(shù)據(jù)逐一控制的傳輸單元。
17.如權(quán)利要求11所述的裝置，其中復(fù)制延遲模型控制器包括第二相位檢測(cè)器，用于比較該外部時(shí)鐘的相位與該DQS的相位；以及控制信號(hào)產(chǎn)生器，用于響應(yīng)于來(lái)自第二相位檢測(cè)器的輸出信號(hào)而產(chǎn)生與該外部時(shí)鐘同步的時(shí)鐘。
18.如權(quán)利要求17所述的裝置，其中通過(guò)自動(dòng)更新命令或讀取命令來(lái)使能第二相位檢測(cè)器。
19.如權(quán)利要求17所述的裝置，其中當(dāng)延遲設(shè)定數(shù)據(jù)具有最大值時(shí)，初始化控制信號(hào)產(chǎn)生器。
20.如權(quán)利要求9所述的裝置，其中通過(guò)自動(dòng)更新命令來(lái)使能輸出控制器。
全文摘要
一種存儲(chǔ)設(shè)備，其在鎖定狀態(tài)后通過(guò)調(diào)節(jié)復(fù)制延遲模型的延遲比率以補(bǔ)償處理、溫度或電壓變化的誤差而使外部時(shí)鐘與DQS(或DQ)之間的相位偏移最小化。該存儲(chǔ)設(shè)備包括輸入時(shí)鐘緩沖器，用于緩沖從外部輸入的外部時(shí)鐘以產(chǎn)生內(nèi)部時(shí)鐘；DLL，用于延遲該內(nèi)部時(shí)鐘以使該外部時(shí)鐘的相位與DQS的相位同步；輸出時(shí)鐘緩沖器，用于緩沖從DLL輸出的輸出時(shí)鐘；以及輸出控制單元，用于使用從輸出時(shí)鐘緩沖器輸出的時(shí)鐘來(lái)產(chǎn)生該DQS。這里，DLL包括復(fù)制延遲模型，用于模仿輸入時(shí)鐘緩沖器的延遲因子與其它延遲因子，直至將從延遲線輸出的輸出時(shí)鐘輸出至芯片的外部，并用于響應(yīng)于在測(cè)試模式中從外部輸入的多個(gè)控制信號(hào)而調(diào)節(jié)延遲比率。
文檔編號(hào)H03L7/06GK1700353SQ20041006170
公開(kāi)日2005年11月23日 申請(qǐng)日期2004年6月30日 優(yōu)先權(quán)日2004年5月17日
發(fā)明者張銀庭, 李炯東 申請(qǐng)人:海力士半導(dǎo)體有限公司