專(zhuān)利名稱(chēng)：不使用pll產(chǎn)生串行時(shí)鐘的方法和裝置的制作方法
不使用PLL產(chǎn)生串行時(shí)鐘的方法和裝置發(fā)明領(lǐng)域本發(fā)明涉及數(shù)據(jù)傳輸，尤其涉及逐位地串行化和發(fā)送具有嵌入 式數(shù)據(jù)字邊界的數(shù)據(jù)字和位時(shí)鐘。
背景技術(shù)：
圖1以框圖形式說(shuō)明一種已知串行器(serialize"。并行數(shù)據(jù) 字10使用字時(shí)鐘14加載到緩沖寄存器12中。字時(shí)鐘14也供給到 相位鎖定環(huán)路(PLL)或延遲鎖定環(huán)路(DLL) 16，在下文PLL將 用來(lái)指PLL和DLL。 PLL產(chǎn)生加載移位寄存器20并且隨后將移位 寄存器20中的數(shù)據(jù)通過(guò)電纜或傳輸線驅(qū)動(dòng)器22逐位串行移出的位 時(shí)鐘18。逐位移出數(shù)據(jù)的位時(shí)鐘18由PLL保持與字內(nèi)位的位置同 步。連同來(lái)自驅(qū)動(dòng)器22的串行位一起，字時(shí)鐘24經(jīng)由驅(qū)動(dòng)器26輸 出。接收器將能夠通過(guò)經(jīng)由字時(shí)鐘參考位流識(shí)別串行數(shù)據(jù)流的開(kāi)始 和結(jié)尾。圖2顯示將位解串以形成字的接收器電路。串行數(shù)據(jù)30輸入到 移位寄存器32。字時(shí)鐘34輸入到PLL 36,其產(chǎn)生由PLL同步到字 中位的位置的位時(shí)鐘38。使用該同步，位時(shí)鐘38適當(dāng)?shù)貙⑽涣骷虞d 到移位寄存器32中。當(dāng)字已經(jīng)由移位寄存器32接收時(shí)(如從字時(shí) 鐘確定)，PLL輸出將移位寄存器32中的并行數(shù)據(jù)加載到緩沖寄存 器42中的時(shí)鐘40。字?jǐn)?shù)據(jù)44以并行形式就緒以供接收系統(tǒng)中使 用。圖1和2包含保存待發(fā)送的字或剛剛接收到的字的緩沖寄存 器。在加載下一個(gè)字之前，緩沖器允許幾乎全部時(shí)間用于待發(fā)送或 接收的字。完成這些任務(wù)的邏輯和時(shí)序是眾所周知的。但是，緩沖 寄存器不是必需的，并且如果不使用，則待發(fā)送的字和接收到的字必須在位時(shí)間期間加載。再次，這種設(shè)計(jì)在本領(lǐng)域中眾所周知。圖3顯示使用如圖1中所示的串行器(serializer)和如圖2中所示的解串器(de-serializer )的完整雙向系統(tǒng)。注意存在八個(gè)數(shù)據(jù) 線和單個(gè)時(shí)鐘輸入到每個(gè)串行器和從每個(gè)解串器輸出。串行器與解串器之間的數(shù)據(jù)和時(shí)鐘線典型地是每個(gè)使用兩個(gè)導(dǎo)體的差分信號(hào)。圖3的串行器/解串器每個(gè)包含在這種器件中公用的PLL。但 是，PLL消耗顯著的功率、復(fù)雜、需要很長(zhǎng)的鎖定時(shí)間，以及占據(jù) 相當(dāng)大的芯片有效面積。省去PLL將是有利的。圖4顯示說(shuō)明數(shù)據(jù)字的串行發(fā)送的一般時(shí)序圖。字時(shí)鐘60供給 到產(chǎn)生同步位時(shí)鐘62的PLL,字時(shí)鐘60必須發(fā)生得足夠經(jīng)常以供 PLL保持鎖定。數(shù)據(jù)位使用字時(shí)鐘邊沿加栽到移位寄存器中。然 后，移位寄存器中的數(shù)據(jù)位由位時(shí)鐘62串行移出。在圖4中，八位 的字在位時(shí)鐘62的上升沿移出。類(lèi)似的操作適用于串行數(shù)據(jù)的接收。在圖2中，字時(shí)鐘34被接 收并施加到產(chǎn)生用來(lái)將數(shù)據(jù)位加載到接收移位寄存器中的同步(到 字時(shí)鐘)位時(shí)鐘的PLL 36。當(dāng)時(shí)鐘使得數(shù)據(jù)位發(fā)送和接收時(shí)，數(shù)據(jù) 位必須穩(wěn)定。時(shí)間延遲設(shè)計(jì)到這種系統(tǒng)中以實(shí)現(xiàn)這一點(diǎn)，如本領(lǐng)域 中已知的。在所示情況下，數(shù)據(jù)位同步地發(fā)送，其中下一個(gè)字的第 一位直接在前一個(gè)字的最后一位之后發(fā)送。在其他實(shí)例中，數(shù)據(jù)可 以典型地使用框住數(shù)據(jù)位的開(kāi)始和停止位異步地發(fā)送。在同步和異 步情況下，必須使用系統(tǒng)裝置，如本領(lǐng)域中眾所周知的，以準(zhǔn)備發(fā) 送器和接收器適當(dāng)?shù)匕l(fā)送和接收數(shù)據(jù)。而且，安排系統(tǒng)發(fā)送數(shù)據(jù)， 然后在發(fā)送之后，接收數(shù)據(jù)；而其他系統(tǒng)可以同時(shí)地發(fā)送和接收。 前者稱(chēng)作半雙工而后者稱(chēng)作全雙工。再次，系統(tǒng)設(shè)計(jì)者理解這種系統(tǒng)的限制和需求以適當(dāng)?shù)匕l(fā)送和接收數(shù)據(jù)。接收系統(tǒng)必須能夠從串行位流中區(qū)分?jǐn)?shù)據(jù)位和字邊界是不言自 明的，如上面討論的。Knapp的美國(guó)專(zhuān)利4,841,549使用位時(shí)鐘發(fā)送 串行數(shù)據(jù)。在該申請(qǐng)中，與數(shù)據(jù)位一起行進(jìn)的位時(shí)鐘通過(guò)可重觸發(fā) 而接收；單觸發(fā)。當(dāng)發(fā)送器創(chuàng)建字邊界時(shí)，不發(fā)送位時(shí)鐘。接收器單觸發(fā)超時(shí)，并且下一個(gè)丟失的位時(shí)鐘解釋為字邊界。在這種情況 下，必須小心地設(shè)置可重觸發(fā)的單觸發(fā)以接收位時(shí)鐘以便觸發(fā)和適 當(dāng)?shù)爻瑫r(shí)。該方法由需要建立準(zhǔn)確的單觸發(fā)以及使用不能改變的設(shè)定位時(shí)鐘而限制。本發(fā)明使用與Knapp專(zhuān)利相比較不同的方法和電 路，并且本發(fā)明在它的申請(qǐng)中并不如此受限。通常，傳送串行數(shù)據(jù)提供運(yùn)行在發(fā)送和接收系統(tǒng)之間的電纜僅 需要具有幾個(gè)信號(hào)(如果差分信號(hào)， 一個(gè)數(shù)據(jù)對(duì)和一個(gè)時(shí)鐘對(duì))載 線(當(dāng)然，如果不是差分的，可以使用公用回線)的優(yōu)點(diǎn)。相反 地，在電纜上并行地發(fā)送數(shù)據(jù)需要字中每位的線驅(qū)動(dòng)器，以及至少 一個(gè)時(shí)鐘驅(qū)動(dòng)器。這些并行驅(qū)動(dòng)器消耗高功率并且輸出產(chǎn)生顯著系 統(tǒng)噪聲的高電流。在不使用電纜或傳輸線，但是并行數(shù)據(jù)在集成電路封裝之間發(fā) 送的應(yīng)用中，那些封裝上的許多引腳必須為并行數(shù)據(jù)的每位而留 出。在使用六十四和一百二十八位的較新設(shè)計(jì)中，封裝上可用的引 腳變成設(shè)計(jì)限制。較大的封裝和球形網(wǎng)格陣列以及在封裝的整個(gè)底 面上提供引腳的其他封裝解決該問(wèn)題。但是，問(wèn)題持續(xù)?？赡茉馐?這些限制的應(yīng)用實(shí)際上包括具有復(fù)雜顯示的所有計(jì)算系統(tǒng)，例如蜂 窩式電話、臺(tái)式和膝上型計(jì)算機(jī)、電子游戲、具有片外存儲(chǔ)器的計(jì) 算系統(tǒng)、滿(mǎn)足大容量存儲(chǔ)器的任何計(jì)算系統(tǒng)，以及電子儀器、監(jiān)控 和控制裝備。到目前為止，串行化和解串?dāng)?shù)據(jù)需要使用復(fù)雜且電源芯片空間 和時(shí)間昂貴的PLL，如上面討論的。如果去除這些限制，串行化和 解串將獲得更大的贊同。發(fā)明內(nèi)容本發(fā)明提供一種證明低功率耗散和用于串行發(fā)送數(shù)據(jù)的有效單 元片(die)尺寸電路的方法和裝置。它也通過(guò)消除設(shè)計(jì)PLL的復(fù)雜 性，同時(shí)消除P L L所需的鎖定時(shí)間來(lái)減少設(shè)計(jì)時(shí)間。本發(fā)明包括用于輸出串行數(shù)據(jù)位以及限定或框住或設(shè)置數(shù)據(jù)字邊界的時(shí)鐘電路。VCO (壓控振蕩器)在接收到允許(enable)信 號(hào)時(shí)立即開(kāi)始并且輸出具有響應(yīng)控制輸入信號(hào)的頻率的時(shí)鐘脈沖。 上電時(shí)，DC控制輸入到VCO，并且VCO輸出頻率設(shè)計(jì)成高于保持 數(shù)據(jù)位完整性所需水平的設(shè)定水平。測(cè)量VCO時(shí)鐘頻率并且與設(shè)定 水平比較，并且如果時(shí)鐘頻率高于設(shè)定水平，減小DC控制輸入以 降低VCO頻率。如果時(shí)鐘頻率低于設(shè)定水平，提高DC控制輸入以 加速時(shí)鐘頻率。在實(shí)際應(yīng)用中，傳送串行數(shù)據(jù)的系統(tǒng)必須找到數(shù)據(jù)字的開(kāi)始和 結(jié)尾。該結(jié)尾位于發(fā)送一個(gè)字的最后數(shù)據(jù)位之后以及發(fā)送第二個(gè)字 的第一個(gè)數(shù)據(jù)位之前。在一種優(yōu)選實(shí)施方案中，數(shù)據(jù)字的該結(jié)尾， 如果由位時(shí)鐘形成，不具有邏輯電平轉(zhuǎn)換，而在數(shù)據(jù)位線上存在邏 輯電平轉(zhuǎn)換。如果在檢測(cè)到數(shù)據(jù)字邊界之后，僅僅丟棄位的另外數(shù) 據(jù)位(可能存在幾個(gè)數(shù)據(jù)轉(zhuǎn)換)。在另一種優(yōu)選實(shí)施方案中，存在來(lái)自VCO時(shí)鐘時(shí)序比較器的 兩個(gè)輸出。 一個(gè)是加速信號(hào)而另一個(gè)是減速信號(hào)。這些信號(hào)發(fā)送到 D/A電路系統(tǒng)，其中DC控制輸出分別升高或降低。在另 一種說(shuō)明性實(shí)例中，高時(shí)鐘和低時(shí)鐘閾值構(gòu)造到控制電路 系統(tǒng)中。在該實(shí)例中，在VCO頻率改變之前，來(lái)自位時(shí)鐘計(jì)數(shù)器的 高和低計(jì)數(shù)器值必須越過(guò)閾值。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，雖然下面的詳細(xì)描述將參考說(shuō)明性 實(shí)施方案、附圖以及使用方法而進(jìn)行，但是本發(fā)明并不打算局限于 這些實(shí)施方案和使用方法。相反地，本發(fā)明具有廣闊的范圍并且打 算僅如附加權(quán)利要求中陳述地限定。


發(fā)明描述下面參考附隨附圖，其中圖1， 2和3是現(xiàn)有技術(shù)串行器和解串器的框圖示意圖；圖4是典型現(xiàn)有技術(shù)時(shí)序圖；圖5是包含本發(fā)明的系統(tǒng)的框圖；圖6是時(shí)鐘控制電路的框圖；圖7是使用圖6電路的時(shí)鐘系統(tǒng)的示意框圖；圖8是顯示數(shù)據(jù)字邊界的時(shí)序圖；圖9是包含本發(fā)明的另一個(gè)說(shuō)明性電路框圖；圖IO是控制信號(hào)的時(shí)序圖；圖ll是顯示VCO的起始控制的電路/框圖；圖12是顯示字加載的電路；圖13是說(shuō)明字邊界的時(shí)序圖；以及圖14是說(shuō)明字/數(shù)據(jù)時(shí)序和控制的示意電路。
具體實(shí)施方式
本領(lǐng)域中專(zhuān)業(yè)人員知道圖5中說(shuō)明的系統(tǒng)的許多變化是可能 的。下面的描述是說(shuō)明性的并且本領(lǐng)域中那些專(zhuān)業(yè)人員將知道或開(kāi) 發(fā)可以有利地使用本發(fā)明的其他配置。圖5顯示實(shí)際上可能是任何電子系統(tǒng)的計(jì)算機(jī)系統(tǒng)92和92，， 其中并行數(shù)據(jù)可用于讀出或?qū)懭?。也就是，除了通常的?jì)算機(jī)系統(tǒng) 之外，照相機(jī)電子設(shè)備、存儲(chǔ)器電子設(shè)備、鍵盤(pán)、掃描器、打印 頭、無(wú)線通信等是可以使用本發(fā)明的本領(lǐng)域中已知的其中這種系 統(tǒng)?？梢允褂帽景l(fā)明的大多數(shù)實(shí)際系統(tǒng)將典型地使用"握手"信號(hào)指 示數(shù)據(jù)接收器或發(fā)送器的狀態(tài)。但是， 一些系統(tǒng)可以簡(jiǎn)單地以固定 速率連續(xù)地發(fā)送數(shù)據(jù)而不使用任何握手。例如，握手信號(hào)可以用來(lái) 控制哪個(gè)系統(tǒng)正在發(fā)送以及哪個(gè)系統(tǒng)正在接收。下面的描述集中于 串行數(shù)據(jù)傳送，而不管狀態(tài)"握手"。但是，應(yīng)當(dāng)理解，握手可以與 本發(fā)明 一起或可以不與本發(fā)明 一起使用。計(jì)算機(jī)系統(tǒng)92經(jīng)由并行數(shù)據(jù)端口或連接器與串行器/解串器90 接口。項(xiàng)目90的串行器部分串行化并行數(shù)據(jù)并且將它發(fā)送到90'的 解串器部分，在那里該數(shù)據(jù)被解串并且由計(jì)算機(jī)系統(tǒng)92，并行地讀 出。數(shù)據(jù)可能以類(lèi)似方式從計(jì)算機(jī)系統(tǒng)92'傳送到92，如由方向逆轉(zhuǎn)的握手信號(hào)控制的。在一種優(yōu)選實(shí)施方案中，90中可能僅存在串行 器并且90'中僅存在解串器。但是，在大多數(shù)應(yīng)用中，如所示，串行 器和解串器在系統(tǒng)90和90'中都存在，并且通信將在兩個(gè)方向上發(fā) 生。并行接口 96和96'具有通常排列在雙向總線中的并行數(shù)據(jù)，緩 沖器依賴(lài)于數(shù)據(jù)的方向而啟用。并行接口也顯示兩個(gè)一般控制線， WORD LOAD (字加載)和RDY (就緒)98和98，。如所示，這些 線不具有方向符號(hào)，因?yàn)樗鼈兛赡茉谟?jì)算機(jī)系統(tǒng)或串行器/解串器中 發(fā)起。在一種實(shí)施方案中，當(dāng)RDY (就緒)為真時(shí)，計(jì)算機(jī)系統(tǒng)92 將使用WORD LOAD (字加載)信號(hào)將下一個(gè)字加栽到串行器/解串 器中。但是，在另一種方案中，在發(fā)送數(shù)據(jù)字之后，串行器可能斷 言WORD LOAD (字加載)信號(hào)以在來(lái)自計(jì)算系統(tǒng)92的新的并行 字中選通。計(jì)算系統(tǒng)然后將使用WORD LOAD (字加載)帶來(lái)下一個(gè)將要串行化的字。當(dāng)計(jì)算機(jī)系統(tǒng)92或92'正在接收來(lái)自解串器的并行數(shù)據(jù)字時(shí)， RDY (就緒)線可以用作數(shù)據(jù)字在數(shù)據(jù)線96上可用的指示。但是， 在另一種方案中，RDY (就緒)信號(hào)可以用來(lái)選通到計(jì)算機(jī)系統(tǒng)中 的數(shù)據(jù)。例如，如果數(shù)據(jù)直接進(jìn)入存儲(chǔ)器系統(tǒng)，RDY(就緒)信號(hào) 可以在數(shù)據(jù)字中選通并且也遞增地址計(jì)數(shù)器以使得存儲(chǔ)器指向下一 個(gè)位置。在下面的描述中，RDY (就緒)和WORD LOAD (字加 載)信號(hào)可以使用容易理解為功能上等價(jià)的其他首字母縮寫(xiě)詞描 述。注意在圖5中，在本發(fā)明的串行器/解串器90和90'中沒(méi)有PLL 電路系統(tǒng)。此外，不存在供給到串行器/解串器中用于提供鎖定參考 的任何參考或其他時(shí)鐘或定時(shí)信號(hào)。如下面描述的，串行器/解串器接收二時(shí)鐘:生器。本發(fā)明^用提供與串行化數(shù)據(jù)一起在兩個(gè)系統(tǒng) 90和卯'之間行進(jìn)的位時(shí)鐘的時(shí)鐘發(fā)生。該位時(shí)鐘典型地將具有從數(shù) 據(jù)邊沿延遲(在發(fā)送器或接收器)的邊沿，使得位時(shí)鐘邊沿限定數(shù)據(jù)位的穩(wěn)定部分，以便將沒(méi)有錯(cuò)誤的串行位加栽到接收寄存器中。如上所述，可能存在圖5的一般框圖的操作和使用的許多其他 變化，并且本發(fā)明可以用來(lái)在這些許多應(yīng)用中有利。實(shí)施方案包括 下面獨(dú)立的方案a)單方向串行器；b)單方向解串器；c)雙向數(shù) 據(jù)線；d)雙向位時(shí)鐘線；e)單向位時(shí)鐘線；f)單向數(shù)據(jù)線；g)握 手；h);無(wú)握手；i)外部字加載發(fā)生；j)內(nèi)部字加栽發(fā)生；k)自 由運(yùn)行同步脈沖發(fā)生；l)選通脈沖發(fā)生；m)由字加栽信號(hào)開(kāi)始串 行化以及n)由數(shù)據(jù)中的變化開(kāi)始串行化。這些實(shí)現(xiàn)描述為"獨(dú)立的" 指本領(lǐng)域技術(shù)人員實(shí)際上能夠相對(duì)于其他方案使用枚舉方案的任何 一種，當(dāng)然除了方案相互排斥的情況(例如使用握手或不使用)之外。圖6是本發(fā)明的時(shí)鐘電路實(shí)施方案的說(shuō)明性框圖。VCO 140由 選通142啟用并且產(chǎn)生時(shí)鐘輸出144。時(shí)鐘輸出144的頻率取決于控 制輸入up/dn 146的DC電壓值。使用本發(fā)明的系統(tǒng)設(shè)計(jì)用于以比保 持?jǐn)?shù)據(jù)完整性所必需的頻率稍微，但是可靠地較高頻率傳送串行化 數(shù)據(jù)。因?yàn)閂CO對(duì)DC控制電壓146起反應(yīng)，該電壓初始地設(shè)置為 保證VCO輸出以該較高頻率開(kāi)始的電平。在實(shí)踐中，選通142由反 相器鏈路延遲148從而保證圖6的電路的剩余邏輯的適當(dāng)操作。典 型地，竟態(tài)條件和竟?fàn)庍呇赜蛇@些延遲消除，但是本領(lǐng)域技術(shù)人員 已知的其他電路措施可以用來(lái)保證適當(dāng)?shù)碾娐凡僮?。在說(shuō)明性實(shí)施 方案中，選通加載用于發(fā)送的數(shù)據(jù)字，并且該字的時(shí)鐘輸出信號(hào)144 在四位二進(jìn)制計(jì)數(shù)器150中計(jì)數(shù)。當(dāng)數(shù)據(jù)字已經(jīng)發(fā)送時(shí)，計(jì)數(shù)器150 的輸出供給到保持寄存器152。寄存器輸出供給到VCO中心D/A轉(zhuǎn) 換器154。 D/A轉(zhuǎn)換器的初始輸出偏移或另外安排以輸出連接到 VCO的控制輸入146的DC電壓。在圖6實(shí)施方案中，選通允許 (enable) VCO輸出時(shí)鐘輸出144并且允許計(jì)數(shù)器150開(kāi)始計(jì)數(shù)時(shí) 鐘信號(hào)或脈沖。在字發(fā)送之后，選通1從計(jì)數(shù)器加載寄存器152并 且選通2允許(enable) D/A轉(zhuǎn)換器接受寄存器輸入。如果寄存器輸 入指示計(jì)數(shù)太高，146的up/dn DC電平將降低以便降低時(shí)鐘輸出144的頻率，并且如果計(jì)數(shù)太低，up/dn電平146將升高以便加速用 于發(fā)送下一個(gè)數(shù)據(jù)字的時(shí)鐘輸出信號(hào)144。在一種優(yōu)選實(shí)施方案中，計(jì)數(shù)器150是四位計(jì)數(shù)器，寄存器 152保存四位，并且項(xiàng)目154包含八位D/A。在該實(shí)施方案中，D/A 的輸出初始地居中于它的DC輸出范圍的大約1/2。在該初始電平， VCO 140頻率設(shè)計(jì)為大約422 MHz。所以當(dāng)計(jì)數(shù)器包含計(jì)數(shù)值8 (大約它的四位范圍16的1/4)，并且該計(jì)數(shù)已經(jīng)傳送到寄存器然后 D/A時(shí)，該電平指示已經(jīng)處理了全部八位，其中D/A輸出保持在它 的初始中心值并且VCO輸出422 MHz。八位D/A使用粒度選擇， 使得計(jì)數(shù)器150輸出中兩位上或下的值將導(dǎo)致VCO頻率分別從大約 435 MHz的高值到大約410 MHz的低值變化。在該應(yīng)用中，最小頻 率(保證沒(méi)有位因太低的時(shí)鐘而丟失)是400 MHz，并且422 MHz 的VCO中心頻率設(shè)計(jì)成在從將導(dǎo)致來(lái)自VCO的400 MHz的計(jì)數(shù)+3 的計(jì)數(shù)。如果計(jì)數(shù)降低到+2計(jì)數(shù)以下，D/A輸出升高以更快地驅(qū)動(dòng) VCO。在該實(shí)施方案中，VCO保持在大約410-435 MHz的范圍內(nèi)， 并且發(fā)送和接收電路設(shè)計(jì)成接受該范圍內(nèi)的傳輸。典型地，但沒(méi)有顯示，上電重新啟動(dòng)信號(hào)將146的DC電平帶 到設(shè)計(jì)的中心電平，因此當(dāng)選通142發(fā)生時(shí)，時(shí)鐘將準(zhǔn)備好輸出。 這些示意框圖對(duì)于本領(lǐng)域技術(shù)人員眾所周知。圖7是使用圖6中所示構(gòu)造的本發(fā)明優(yōu)選實(shí)施方案200的框 圖。振蕩器204設(shè)計(jì)成以比所需頻率快的頻率開(kāi)始，如上所述。計(jì) 數(shù)器160通過(guò)計(jì)數(shù)位跟蹤振蕩器頻率。在指定時(shí)間，計(jì)數(shù)器內(nèi)容160 供給到字邊界發(fā)生器162和寄存器，VCO中心D/A轉(zhuǎn)換器152， 154。在選通時(shí)間，D/A的輸出UP/DN 146將從它的中心點(diǎn)升高或降 低并且使得VCO 140分別加速或減速，如上所述。接收系統(tǒng)設(shè)計(jì)成 丟棄碰巧在字邊界檢測(cè)期間的任何數(shù)據(jù)位。在本實(shí)例中，發(fā)送和接收系統(tǒng)必須能夠使用比指定頻率高大約15%的位時(shí)鐘頻率可靠地操作。圖7包括如下面圖8中添加字邊界到位時(shí)鐘輸出164的字邊界12發(fā)生器162。在本實(shí)例中，字邊界將由在一個(gè)、兩個(gè)或多個(gè)期望位時(shí) 間上不具有邏輯轉(zhuǎn)換的位時(shí)鐘確定，而在數(shù)據(jù)位輸出上至少存在一 個(gè)邏輯轉(zhuǎn)換。字邊界發(fā)生器162提供位時(shí)鐘發(fā)生器/計(jì)數(shù)器和數(shù)據(jù)位 輸出，以產(chǎn)生形成數(shù)據(jù)字166邊界所必需的BIT CLK (位時(shí)鐘) 164和數(shù)據(jù)位。圖8說(shuō)明由本發(fā)明的時(shí)鐘電路系統(tǒng)輸出的，并且如上面列出的 包含的相關(guān)專(zhuān)利申請(qǐng)中描述的位時(shí)鐘和數(shù)據(jù)字時(shí)序。本發(fā)明串行時(shí) 鐘發(fā)生需要如圖8中所示檢測(cè)數(shù)據(jù)位和字邊界的接收器。注意，字 邊界(182， 182，)顯示為八個(gè)數(shù)據(jù)位( 一個(gè)字節(jié))結(jié)尾的兩位。在 實(shí)踐中，字邊界中實(shí)際上可能存在任意數(shù)目的位(其被丟棄)，并 且描述的字邊界可以設(shè)計(jì)成在開(kāi)始，結(jié)尾或者分散在字?jǐn)?shù)據(jù)位中。 在檢測(cè)到字邊界之后接收的位將被存儲(chǔ)然后組裝，并且這種設(shè)計(jì)將 對(duì)于本領(lǐng)域技術(shù)人員已知。在圖8中，存在形成一個(gè)字的八個(gè)數(shù)據(jù)位180。字邊界顯示為 部分182,其兩位長(zhǎng)并且緊跟在八位字之后。BIT CLK (位時(shí)鐘) 164與串行數(shù)據(jù)166并行地在電纜上行進(jìn)。BIT CLK (位時(shí)鐘)164 具有限定字的每個(gè)串行位的脈沖或邊沿。在圖8中，正向或負(fù)向 BIT CLK (位時(shí)鐘)164邊沿可以由接收器(解串器)使用以接收 數(shù)據(jù)位到寄存器中。如本領(lǐng)域技術(shù)人員已知的，解串器接收器可能 形成延遲或者另外限制數(shù)據(jù)位流和/或BIT CLK (位時(shí)鐘)從而保證 數(shù)據(jù)位的適當(dāng)接收。但是，注意在字邊界182期間，BIT CLK (位 時(shí)鐘)164沒(méi)有顯示邊沿，但是在數(shù)據(jù)位線上存在邏輯轉(zhuǎn)換168， 168'。根據(jù)本發(fā)明制造的BIT CLK (位時(shí)鐘)發(fā)生器164通過(guò)在數(shù) 據(jù)線上邏輯轉(zhuǎn)換存在的情況下BIT CLK (位時(shí)鐘)邏輯轉(zhuǎn)換的不存 在指示字邊界?？赡艽嬖趤G棄的另外數(shù)據(jù)位轉(zhuǎn)換。解串器或其他接 收器將利用該不存在特征隔離數(shù)據(jù)位流中的每個(gè)數(shù)據(jù)字。這種接收 器在上面引用的專(zhuān)利申請(qǐng)中描迷，在此引用作為參考。圖9 i兌明本發(fā)明的另一種優(yōu)選實(shí)施方案200。這里，選通202 將數(shù)據(jù)字位206加栽到保持寄存器208中。選通202開(kāi)始VCO 204并且啟用位時(shí)鐘計(jì)數(shù)器210。延遲的選通(沒(méi)有顯示)可以用于電路 塊中的定時(shí)信號(hào)。如上所述，VCO輸出比保證數(shù)據(jù)完整性所需的時(shí) 鐘更快的快時(shí)鐘212。每個(gè)數(shù)據(jù)字根據(jù)圖8中所示的時(shí)序使用位時(shí)鐘 164發(fā)送。在該實(shí)施方案中，字邊界發(fā)生器216邏輯地強(qiáng)迫位時(shí)鐘 164在字邊界期間處于邏輯恒定高或低。字邊界發(fā)生器216也引起串 行數(shù)據(jù)線186上的邏輯電平轉(zhuǎn)換(低到高或高到低)，在該實(shí)施方 案中，寄存器217保存位時(shí)鐘計(jì)數(shù)器值，并且兩個(gè)邏輯比較器218 和220比較寄存器值與高閾值(#bits+4)和低閾值(補(bǔ)its+2)。髓s 是D/A 230輸出保持VCO處于稍微高于必需頻率的初始頻率的控制 DC值的設(shè)定點(diǎn)。如果寄存器值大于高值，VCO頻率需要減慢并且 減速信號(hào)224產(chǎn)生并發(fā)送到D/A。 D/A 230降低控制DC電壓并且 VCO頻率減小。類(lèi)似地，如果寄存器值太低，加速信號(hào)226產(chǎn)生， 并且經(jīng)由D/A， VCO頻率增加。圖10說(shuō)明為圖6-8描述的本發(fā)明實(shí)施方案的特定時(shí)鐘/數(shù)據(jù)輸 出。振蕩器204的快時(shí)鐘輸出212設(shè)計(jì)成總是以比所需頻率快的頻 率開(kāi)始。在該實(shí)例中，當(dāng)以465 MHz首次啟用時(shí)快時(shí)鐘開(kāi)始。不斷 言加速信號(hào)226而斷言減速信號(hào)224。如圖中所示，快時(shí)鐘均勻地減 速到422 MHz,在那里它保持穩(wěn)定。在該特定實(shí)施方案中，到204 的減速和加速信號(hào)的凈結(jié)果是驅(qū)動(dòng)VCO的控制電壓(或電流) 250。如所示，較高的控制電壓250指示大約+1.4 V的dn信號(hào)降低 到大約+l.lV，指示六秒時(shí)間段上的穩(wěn)定信號(hào)。如果時(shí)鐘減速，控制 電壓將降低到+1.1 V以下，并且up信號(hào)將產(chǎn)生并且加速信號(hào)將增 加。再次，穩(wěn)定點(diǎn)將在+1.1 V處到達(dá)。下面的正文描述本發(fā)明的特定，但是非窮舉的優(yōu)選實(shí)施方案。 圖11顯示啟用的VCO振蕩器300。這里，當(dāng)EN信號(hào)302為 真時(shí)，振蕩器將輸出一連串脈沖OUT 306 ，其頻率取決于 CONTROL (控制)輸入DC電壓330的值。在一種實(shí)施方案中， VCO可以是反相器與Schmitt觸發(fā)器的環(huán)形電路，滯后作用由 CONTROL (控制)電壓控制。允許脈沖EN 302在數(shù)據(jù)字已經(jīng)輸入到移位寄存器中用于從計(jì)算系統(tǒng)發(fā)送時(shí)同時(shí)發(fā)生。如果通過(guò)每個(gè)反相器的延遲是大約0.5 nsec，振蕩頻率將是大約500 MHz。關(guān)于本發(fā) 明，不存在等待PLL鎖定的延遲。圖12說(shuō)明將位時(shí)鐘脈沖同步到加載用于發(fā)送的新字的信號(hào)的電 路。OUT1是自由運(yùn)行的時(shí)鐘信號(hào)，比方說(shuō)例如圖10的OUT信 號(hào)。D觸發(fā)器350不響應(yīng)，直到EN1變成真。在下一個(gè)OUT1脈 沖，觸發(fā)器350置位并且通過(guò)NOR門(mén)352的反饋路徑保持觸發(fā)器 350的置位狀態(tài)。在觸發(fā)器350置位之后，隨后的OUT1脈沖由 NAND 354選通以形成移位脈沖356。該移位脈沖將數(shù)據(jù)位從保持寄 存器(沒(méi)有顯示)中移出經(jīng)由電纜到接收系統(tǒng)。設(shè)置計(jì)數(shù)器358以 形成當(dāng)全部數(shù)據(jù)位字已經(jīng)移出時(shí)復(fù)位觸發(fā)器350的WORD LOAD (字加栽)360。該WORD LOAD (字加栽)也用來(lái)在形成全字的 數(shù)據(jù)位已經(jīng)發(fā)送之后通過(guò)防止BIT CLK (位時(shí)鐘)具有邏輯轉(zhuǎn)換而 創(chuàng)建WORD BOUNDARY (字邊界)。該防止可以由NAND門(mén)實(shí) 現(xiàn)，如本領(lǐng)域技術(shù)人員已知的。如本領(lǐng)域中已知的，脈沖發(fā)生器將典型地對(duì)于電壓和溫度變化 而補(bǔ)償。圖13顯示具有字?jǐn)?shù)據(jù)位400、邊界位402和填充位406的位時(shí) 鐘方案。在該情況下，不同數(shù)目的填充位408可能在不同的字之間 發(fā)送。而且，顯示數(shù)據(jù)在位時(shí)鐘的僅上升沿408上鎖存的實(shí)施方 案。在從附圖中看到的這種情況下，位時(shí)鐘以?xún)杀稊?shù)據(jù)時(shí)鐘頻率運(yùn) 行。八個(gè)字?jǐn)?shù)據(jù)位0-7在發(fā)送或接收時(shí)在位時(shí)鐘的上升沿408期間是 穩(wěn)定的。在該情況下，顯示字邊界位Bl和B2，數(shù)據(jù)位邊沿404在 位時(shí)鐘高時(shí)出現(xiàn)。這是限定字邊界的邏輯操作。注意邊沿404是上 升沿，但是它在下一個(gè)或另一個(gè)字邊界上可能是下降沿。但是，在 該情況下，存在出現(xiàn)在下一個(gè)數(shù)據(jù)字位0'之前的填充位FA、 FB和 FC。在該實(shí)例中，八個(gè)數(shù)據(jù)位是剛好在字邊界前面的那些。BIT CLK，(位時(shí)鐘')412規(guī)定在上升414或下降416位時(shí)鐘邊沿上鎖 存數(shù)據(jù)位從而不具有雙倍頻率的數(shù)據(jù)時(shí)鐘。完成這一點(diǎn)的邏輯實(shí)現(xiàn)在本領(lǐng)域中已知。在該情況下，BIT CLK'(位時(shí)鐘')在字邊界期間 處于恒定低418。字邊界處的位時(shí)鐘可以是高或低，并且位時(shí)鐘的極 性可能對(duì)于一個(gè)字為高而對(duì)于相同數(shù)據(jù)字流內(nèi)的另一個(gè)字為低。當(dāng)系統(tǒng)正在發(fā)送數(shù)據(jù)時(shí)，字邊界預(yù)先確定，所以刪除時(shí)鐘脈沖 是直接的，但是當(dāng)接收串行數(shù)據(jù)時(shí)不是這樣。圖14顯示可以用來(lái)在 數(shù)據(jù)位轉(zhuǎn)換期間檢測(cè)丟失的時(shí)鐘脈沖的一個(gè)邏輯電路(發(fā)送器總是 需要在字邊界期間數(shù)據(jù)流的轉(zhuǎn)換)。Fl和F2是D型觸發(fā)器，其中 接收的位數(shù)據(jù)260供給到Fl的時(shí)鐘輸入并且反相的位數(shù)據(jù)262供給 到F2的時(shí)鐘。兩個(gè)觸發(fā)器的D輸入和復(fù)位連接到接收的位時(shí)鐘 CKS1。 CMOS晶體管M2， M3， M4和M5與反相器INV—起排列 成AND從而形成NAND電路，輸入Tl和T來(lái)自觸發(fā)器輸出并且輸 出是字時(shí)鐘WDCLK(位時(shí)鐘)。在操作中，當(dāng)CKS1低時(shí)，兩個(gè) 觸發(fā)器都復(fù)位并且tl和t2低。所以WDCLK (字時(shí)鐘)低。當(dāng) CKS1高并且數(shù)據(jù)轉(zhuǎn)換發(fā)生時(shí)，tl或t2將變高，但不是都變高。在 下一個(gè)低向CKS1邊沿時(shí)，兩個(gè)觸發(fā)器輸出將再次變低。當(dāng)CKS1 對(duì)于兩個(gè)連續(xù)的位時(shí)間都高并且數(shù)據(jù)在該時(shí)間段期間高低切換時(shí)，tl 和t2都將變高并且經(jīng)由NAND， WDCLK (字時(shí)鐘)將變高。在 CKS1的下一個(gè)下降沿，WDCLK (字時(shí)鐘)將變低。應(yīng)當(dāng)理解，上述實(shí)施方案在這里作為實(shí)例呈現(xiàn)并且其許多變化 和備選方案是可能的。因此，本發(fā)明應(yīng)當(dāng)廣泛地看作僅如附加權(quán)利 要求中陳述地限定。
權(quán)利要求
1.一種用于輸出限定數(shù)據(jù)字的串行數(shù)據(jù)位的時(shí)鐘電路，該時(shí)鐘電路包括具有輸出和控制信號(hào)輸入的振蕩器，其中該輸出傳輸具有響應(yīng)所述控制信號(hào)輸入的頻率的位時(shí)鐘脈沖，以及其中振蕩器設(shè)計(jì)成在一個(gè)高于預(yù)先設(shè)定的值的頻率下起動(dòng)，所述設(shè)定值高于保持輸出數(shù)據(jù)位完整性所必需的值；以及比較器，用于比較所述時(shí)鐘頻率與所述設(shè)定值并且將響應(yīng)的控制信號(hào)輸出到振蕩器控制信號(hào)輸入，其中如果所述時(shí)鐘頻率高于所述設(shè)定值，則所述響應(yīng)控制減慢時(shí)鐘頻率，并且如果時(shí)鐘頻率低于設(shè)定值，則響應(yīng)控制信號(hào)加速時(shí)鐘頻率。
2. 根據(jù)權(quán)利要求1的時(shí)鐘電路，還包括用于防止位時(shí)鐘脈沖發(fā)生并且保證在丟失的時(shí)鐘脈沖時(shí)間期間 存在數(shù)據(jù)位轉(zhuǎn)換的裝置，其中丟失的位時(shí)鐘脈沖和數(shù)據(jù)位轉(zhuǎn)換的組 合限定數(shù)據(jù)字。
3. 根據(jù)權(quán)利要求2的時(shí)鐘電路，其中丟失的位時(shí)鐘脈沖和數(shù)據(jù) 位轉(zhuǎn)換的組合可以在數(shù)據(jù)字的開(kāi)始、中間或結(jié)尾出現(xiàn)。
4.根據(jù)權(quán)力要求1的時(shí)鐘電路，其中控制輸入端包括兩個(gè)輸入；從用于比較的裝置接受加速信號(hào)的一個(gè)，以及接受減速信號(hào)的第二個(gè)。
5. 根據(jù)權(quán)利要求l的時(shí)鐘電路，還包括用于設(shè)置高閾值和低閾值的裝置，其中比較器比較時(shí)鐘頻率與 高和低閾值，其中僅當(dāng)時(shí)鐘頻率超過(guò)高閣值時(shí)激活減速信號(hào)，并且 僅當(dāng)時(shí)鐘頻率低于低閾值時(shí)激活加速信號(hào)。
6. —種用于輸出限定數(shù)據(jù)字的串行數(shù)據(jù)位的時(shí)鐘電路，該時(shí)鐘 電路包括具有輸出和控制信號(hào)輸入的振蕩器，其中該輸出傳輸具有響應(yīng) 控制信號(hào)輸入的頻率的位時(shí)鐘脈沖，以及其中振蕩器設(shè)計(jì)成在一個(gè)高于預(yù)先設(shè)定的值的頻率下起動(dòng)，所述設(shè)定值高于保持輸出數(shù)據(jù)位完整性所必需的值；比較器，用于比較所述時(shí)鐘頻率與所述設(shè)定值并且將響應(yīng)的控 制信號(hào)輸出到振蕩器控制信號(hào)輸入，其中如果所述時(shí)鐘頻率高于所 述設(shè)定值，則所述響應(yīng)控制減慢時(shí)鐘頻率，并且如果時(shí)鐘頻率低于 設(shè)定值，則響應(yīng)控制信號(hào)加速時(shí)鐘頻率；用于防止位時(shí)鐘脈沖發(fā)生并且保證在丟失的時(shí)鐘脈沖時(shí)間期間 存在數(shù)據(jù)位轉(zhuǎn)換的裝置，其中丟失的位時(shí)鐘脈沖和數(shù)據(jù)位轉(zhuǎn)換的組 合限定數(shù)據(jù)字；以及用于設(shè)置高閾值和低閾值的裝置，其中比較器比較時(shí)鐘頻率與 高和低閾值，其中僅當(dāng)時(shí)鐘頻率超過(guò)高閾值時(shí)激活減速信號(hào)，并且 僅當(dāng)時(shí)鐘頻率低于低閾值時(shí)激活加速信號(hào)。
7. —種用于輸出限定數(shù)據(jù)字的串行數(shù)據(jù)位的方法，該方法包括步驟輸出具有響應(yīng)控制信號(hào)輸入的頻率的位時(shí)鐘脈沖，其中位時(shí)鐘 脈沖以一個(gè)高于預(yù)先設(shè)定值的頻率開(kāi)始，所述設(shè)定值高于保持輸出 數(shù)據(jù)位完整性所必需的值；以及比較所述時(shí)鐘頻率與所述設(shè)定值并且將響應(yīng)的控制信號(hào)輸出到 控制信號(hào)輸入，其中如果時(shí)鐘頻率高于設(shè)定值，則所述響應(yīng)控制減 慢時(shí)鐘頻率，并且如果時(shí)鐘頻率低于設(shè)定值，則所述響應(yīng)控制信號(hào) 加速時(shí)4f頻率。
8. 根據(jù)權(quán)利要求7的方法，還包括步驟防止位時(shí)鐘脈沖發(fā)生并且保證在丟失的時(shí)鐘脈沖時(shí)間期間存在 數(shù)據(jù)位轉(zhuǎn)換，其中丟失的位時(shí)鐘脈沖和數(shù)據(jù)位轉(zhuǎn)換的組合限定數(shù)據(jù) 字。
9. 根據(jù)權(quán)利要求8的方法，其中丟失的時(shí)鐘脈沖和數(shù)據(jù)位轉(zhuǎn)換 的組合可以在數(shù)據(jù)字的開(kāi)始、中間或結(jié)尾出現(xiàn)。
10. 根據(jù)權(quán)利要求7的方法，還包括步驟 對(duì)于所述設(shè)定值設(shè)置高閾值和低閾值，其中比較步驟比較時(shí)鐘頻率與高和低閾值，以及其中僅當(dāng)時(shí)鐘頻率超過(guò)高閾值時(shí)激活減速 信號(hào)，并且僅當(dāng)時(shí)鐘頻率低于低閾值時(shí)激活加速信號(hào)。
全文摘要
一種輸出串行數(shù)據(jù)而不使用PLL的時(shí)鐘電路。時(shí)鐘是設(shè)計(jì)成以稍微高于保持?jǐn)?shù)據(jù)所需頻率的頻率開(kāi)始的VCO。測(cè)量時(shí)鐘的頻率，并且如果頻率太高或太低，改變VCO的DC控制電壓從而將VCO頻率帶回到起始頻率。時(shí)鐘計(jì)數(shù)器、保持寄存器、比較器和D/A形成圍繞VCO的反饋路徑。另外，字邊界發(fā)生器用來(lái)限定各個(gè)數(shù)據(jù)字。字邊界由在存在數(shù)據(jù)位轉(zhuǎn)換時(shí)字時(shí)鐘轉(zhuǎn)換的不存在形成。可以使用高/低閾值，其中在改變到VCO的DC控制電壓之前，如測(cè)量的VCO頻率必須越過(guò)閾值。
文檔編號(hào)H03M9/00GK101263697SQ200680033998
公開(kāi)日2008年9月10日 申請(qǐng)日期2006年8月24日 優(yōu)先權(quán)日2005年9月14日
發(fā)明者D·P·莫里爾 申請(qǐng)人:快捷半導(dǎo)體有限公司