專利名稱：使用可進(jìn)行高精度頻率調(diào)制的譜擴(kuò)散方式的時(shí)鐘發(fā)生電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時(shí)鐘發(fā)生電路，特別涉及使用譜擴(kuò)散方式的時(shí)鐘發(fā)生電路。
背景技術(shù)：
譜擴(kuò)散時(shí)鐘發(fā)生電路(SSCG)對振蕩時(shí)鐘信號(hào)進(jìn)行頻率調(diào)制以擴(kuò)散時(shí)鐘信號(hào)的頻帶。因此，可以降低EMI(Electro MagneticInterference電磁騷擾)噪聲。
在具有PLL(Phase Locked Loop鎖相環(huán))電路的現(xiàn)有的譜擴(kuò)散時(shí)鐘發(fā)生電路中，包括對從外部來的時(shí)鐘信號(hào)進(jìn)行分頻再將基準(zhǔn)時(shí)鐘信號(hào)加給PLL電路的輸入分頻器；對從PLL電路內(nèi)的振蕩器來的振蕩時(shí)鐘信號(hào)進(jìn)行分頻再反饋回去的反饋分頻器；控制改變輸入分頻器和反饋分頻器的分頻比的控制電路。
例如，在美國專利第6,377,646號(hào)中，提出一種譜擴(kuò)散時(shí)鐘發(fā)生電路，使用ROM(Read Only Memory只讀存儲(chǔ)器)控制反饋分頻器的分頻比。
此外，在美國專利第6,292,507號(hào)中，提出一種譜擴(kuò)散時(shí)鐘發(fā)生電路，檢測PLL電路的相位比較器的輸出信號(hào)，并根據(jù)觀測結(jié)果控制各種參數(shù)。
如上所述，現(xiàn)有的譜擴(kuò)散時(shí)鐘發(fā)生電路通過控制改變分頻器的分頻比來改變倍頻系數(shù)，并對輸出時(shí)鐘信號(hào)進(jìn)行頻率調(diào)制。但是，在這樣的改變分頻器的分頻比的方法中，倍頻系數(shù)受分頻比的值的限制。因此，有時(shí)因條件的關(guān)系，頻率的微調(diào)很困難，頻率調(diào)制的精度不夠高。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種可進(jìn)行高精度頻率調(diào)制的譜擴(kuò)散時(shí)鐘發(fā)生電路。
本發(fā)明的時(shí)鐘發(fā)生電路具有與接收的基準(zhǔn)時(shí)鐘信號(hào)同步、生成將基準(zhǔn)時(shí)鐘信號(hào)倍頻后的振蕩時(shí)鐘信號(hào)的內(nèi)部時(shí)鐘發(fā)生電路。這里，內(nèi)部時(shí)鐘發(fā)生電路包括比較基準(zhǔn)時(shí)鐘信號(hào)和內(nèi)部生成的比較時(shí)鐘信號(hào)的相位并輸出與比較結(jié)果對應(yīng)的相位差信號(hào)的相位比較電路；根據(jù)相位差信號(hào)生成振蕩時(shí)鐘信號(hào)的振蕩電路；使振蕩時(shí)鐘信號(hào)延遲并生成相位各不相同的多個(gè)延遲時(shí)鐘信號(hào)的延遲電路；從多個(gè)延遲時(shí)鐘信號(hào)中選擇任一個(gè)輸出的選擇電路；按照預(yù)定的分頻比對選擇電路的輸出信號(hào)進(jìn)行分頻、生成比較時(shí)鐘信號(hào)的分頻電路。由此，可以對振蕩時(shí)鐘信號(hào)的相位進(jìn)行微調(diào)。因此，可以實(shí)現(xiàn)能進(jìn)行高精度頻率調(diào)制的譜擴(kuò)散時(shí)鐘發(fā)生電路。
此外，本發(fā)明的另一個(gè)時(shí)鐘發(fā)生電路具有使已接收的時(shí)鐘信號(hào)延遲、生成相位各不相同的多個(gè)延遲時(shí)鐘信號(hào)的延遲電路；從多個(gè)延遲時(shí)鐘信號(hào)中選擇任一個(gè)輸出的選擇電路；按照預(yù)定的分頻比對選擇電路的輸出信號(hào)進(jìn)行分頻、生成基準(zhǔn)時(shí)鐘信號(hào)的分頻電路；與基準(zhǔn)時(shí)鐘信號(hào)同步、生成將基準(zhǔn)時(shí)鐘信號(hào)倍頻后的振蕩時(shí)鐘信號(hào)的內(nèi)部時(shí)鐘發(fā)生電路。這時(shí)，可以對振蕩時(shí)鐘信號(hào)的相位進(jìn)行微調(diào)。因此，可以實(shí)現(xiàn)能進(jìn)行高精度頻率調(diào)制的譜擴(kuò)散時(shí)鐘發(fā)生電路。
此外，本發(fā)明的又一個(gè)時(shí)鐘發(fā)生電路具有根據(jù)已接收的第1基準(zhǔn)時(shí)鐘信號(hào)生成將第1基準(zhǔn)時(shí)鐘信號(hào)倍頻后的第1振蕩時(shí)鐘信號(hào)的第1內(nèi)部時(shí)鐘發(fā)生電路；按照預(yù)定的分頻比對第1振蕩時(shí)鐘信號(hào)進(jìn)行分頻、生成第2振蕩時(shí)鐘信號(hào)的第1分頻電路；與第2基準(zhǔn)時(shí)鐘信號(hào)同步、生成將第2基準(zhǔn)時(shí)鐘信號(hào)倍頻后的第2振蕩時(shí)鐘信號(hào)的第2內(nèi)部時(shí)鐘發(fā)生電路。這里，第1內(nèi)部時(shí)鐘發(fā)生電路包括比較第1基準(zhǔn)時(shí)鐘信號(hào)和內(nèi)部生成的比較時(shí)鐘信號(hào)的相位并輸出與比較結(jié)果對應(yīng)的相位差信號(hào)的相位比較電路；根據(jù)相位差信號(hào)生成相位各不相同的多個(gè)振蕩時(shí)鐘信號(hào)的振蕩電路；按照預(yù)定的分頻比對從振蕩電路來的多個(gè)時(shí)鐘信號(hào)中的任一個(gè)時(shí)鐘信號(hào)進(jìn)行分頻、生成比較時(shí)鐘信號(hào)的第2分頻電路；從來自振蕩電路的多個(gè)時(shí)鐘信號(hào)中選擇任一個(gè)、輸出第1振蕩時(shí)鐘信號(hào)的選擇電路。這時(shí)，也可以對振蕩時(shí)鐘信號(hào)的相位進(jìn)行微調(diào)。因此，可以實(shí)現(xiàn)能進(jìn)行高精度頻率調(diào)制的譜擴(kuò)散時(shí)鐘發(fā)生電路。
參照附圖并根據(jù)下面的詳細(xì)說明，就能使本發(fā)明的上述及其他目的、特征、方面和優(yōu)點(diǎn)變得清楚了。


圖1是表示本發(fā)明實(shí)施例1的譜擴(kuò)散時(shí)鐘發(fā)生電路的概略結(jié)構(gòu)的方框圖。
圖2是表示圖1所示的DLL電路的結(jié)構(gòu)的電路圖。
圖3是用來說明圖1所示的DLL電路和選擇器的動(dòng)作的時(shí)序圖。
圖4是用來說明圖1所示的反饋分頻電路的動(dòng)作的時(shí)序圖。
圖5A和5B是分別用來說明現(xiàn)有的譜擴(kuò)散時(shí)鐘發(fā)生電路的動(dòng)作的圖。
圖6是表示本發(fā)明實(shí)施例2的譜擴(kuò)散時(shí)鐘發(fā)生電路的概略結(jié)構(gòu)的方框圖。
圖7是表示本發(fā)明實(shí)施例3的譜擴(kuò)散時(shí)鐘發(fā)生電路的概略結(jié)構(gòu)的方框圖。
圖8是表示圖7所示的VCO的結(jié)構(gòu)的電路圖。
圖9是用來說明圖7所示的VCO和選擇器的動(dòng)作的時(shí)序圖。
具體實(shí)施例方式
實(shí)施例1在圖1中，該實(shí)施例1的譜擴(kuò)散時(shí)鐘發(fā)生電路具有輸入分頻電路1、PLL電路2和控制電路3。
PLL電路2包括相位頻率比較器(PFD)4、充電泵(CP)5、環(huán)路濾波器(LPF)6、VCO(壓控振蕩器)7、DLL(延遲鎖相環(huán)路)電路8、選擇器9和反饋分頻電路10。該P(yáng)LL電路2是對環(huán)路內(nèi)的振蕩器進(jìn)行反饋控制使來自外部的基準(zhǔn)時(shí)鐘信號(hào)和來自環(huán)路內(nèi)的振蕩器的比較時(shí)鐘信號(hào)的相位差一定從而使其振蕩的振蕩電路。
輸入分頻電路1按分頻比M對來自外部的時(shí)鐘信號(hào)CLKI進(jìn)行分頻(頻率1/M的分頻)以生成基準(zhǔn)時(shí)鐘信號(hào)CLKR。相位頻率比較器4檢測來自輸入分頻電路1的基準(zhǔn)時(shí)鐘信號(hào)CLKR和來自反饋分頻電路10的比較時(shí)鐘信號(hào)CLKC的上升沿的差，并輸出與檢測結(jié)果對應(yīng)的脈沖寬度的相位差信號(hào)UP、DN。充電泵5響應(yīng)來自相位頻率比較器4的相位差信號(hào)UP，供給正電流，響應(yīng)相位差信號(hào)DN，供給負(fù)電流。環(huán)路濾波器6對充電泵5的輸出電流進(jìn)行積分再輸出控制電壓VC。VCO7生成與來自環(huán)路濾波器6的控制電壓VC對應(yīng)的頻率的振蕩時(shí)鐘信號(hào)CLKO。
DLL電路8使來自VCO7的振蕩時(shí)鐘信號(hào)CLKO延遲，輸出相位各不相同的延遲時(shí)鐘信號(hào)CLKD1～CLKD10。選擇器9從來自DLL電路8的延遲時(shí)鐘信號(hào)CLKD1～CLKD10中選擇任一個(gè)并輸出選擇時(shí)鐘信號(hào)CLKS?？刂齐娐?控制選擇器9的信號(hào)選擇動(dòng)作。反饋分頻電路10按分頻比N對來自選擇器9的選擇時(shí)鐘信號(hào)CLKS進(jìn)行分頻(頻率1/M的分頻)，生成比較時(shí)鐘信號(hào)CLKC。
該譜擴(kuò)散時(shí)鐘發(fā)生電路通過使振蕩時(shí)鐘信號(hào)的頻率產(chǎn)生微小的變動(dòng)來擴(kuò)散時(shí)鐘信號(hào)的頻帶。下面，說明用來使振蕩時(shí)鐘信號(hào)的頻率產(chǎn)生微小變動(dòng)的電路結(jié)構(gòu)及動(dòng)作。
在圖2中，該DLL電路8包含10個(gè)電流源11、10個(gè)緩沖電路12、10個(gè)電流源13和控制電路14。
10個(gè)緩沖電路12串聯(lián)連接，使來自VCO7的振蕩時(shí)鐘信號(hào)CLKO延遲。在電源電位VCC的線和各緩沖電路12的電源端子之間連接對應(yīng)的電流源11。在各緩沖電路12的接地端子和接地電位GND的線之間連接對應(yīng)的電流源13。各緩沖電路12利用對應(yīng)的電流源11、13來確定延遲時(shí)間。從各緩沖電路12的輸出節(jié)點(diǎn)輸出延遲時(shí)鐘信號(hào)CLKD1～CLKD10。
控制電路14對來自VCO7的振蕩時(shí)鐘信號(hào)CLKO和來自最后一級(jí)緩沖電路12的延遲時(shí)鐘信號(hào)CLKD10的相位進(jìn)行比較，控制電流源11、13的電流值，使其相位差和振蕩時(shí)鐘信號(hào)CLKO的1個(gè)周期相等。
圖3是用來說明圖1所示的DLL電路8和選擇器9的動(dòng)作的時(shí)序圖。在圖3中，振蕩時(shí)鐘信號(hào)CLKO是從VCO7輸出的信號(hào)，延遲時(shí)鐘信號(hào)CLKD1～CLKD10是從DLL電路8輸出的信號(hào)，選擇時(shí)鐘信號(hào)CLKS1、CLKS2是從選擇器9輸出的信號(hào)。
振蕩時(shí)鐘信號(hào)CLKO是周期T1的時(shí)鐘信號(hào)。來自初級(jí)緩沖電路12的延遲時(shí)鐘信號(hào)CLKD1變成相位比振蕩時(shí)鐘信號(hào)CLKO延遲了時(shí)間T2左右的波形。該時(shí)間T2是將周期T1進(jìn)行10等分后的時(shí)間。來自下一級(jí)緩沖電路12的延遲時(shí)鐘信號(hào)CLKD2變成相位比延遲時(shí)鐘信號(hào)CLKD1延遲了時(shí)間T2左右的波形。同樣，延遲時(shí)鐘信號(hào)CLKD3～CLKD10變成相位按順序各延遲了時(shí)間T2的波形，延遲時(shí)鐘信號(hào)CLKD10變成相位比振蕩時(shí)鐘信號(hào)CLKO延遲了時(shí)間T1的波形。
選擇器9從來自DLL電路8的延遲時(shí)鐘信號(hào)CLKD1～CLKD10中選擇任一個(gè)作為選擇時(shí)鐘信號(hào)CLKS輸出。選擇器9的選擇動(dòng)作由控制電路3控制。
選擇時(shí)鐘信號(hào)CLKS1是當(dāng)選擇器9將選擇信號(hào)從延遲時(shí)鐘信號(hào)CLKD10切換到延遲時(shí)鐘信號(hào)CLKD9時(shí)從選擇器9輸出的信號(hào)。這里，假定選擇信號(hào)是從時(shí)刻t0到時(shí)刻t5之間切換的信號(hào)。這時(shí)，選擇時(shí)鐘信號(hào)CLKS1的波形在切換時(shí)刻之前是和延遲時(shí)鐘信號(hào)CLKD10相同的波形，在切換時(shí)刻之后變成和延遲時(shí)鐘信號(hào)CLKD9相同的波形。即，在時(shí)刻t0，上升到“H”電平，在時(shí)刻t2或t3下降到“L”電平，在時(shí)刻t5，上升到“H”電平。因此，選擇時(shí)鐘信號(hào)CLKS1相位超前時(shí)間T2左右。再有，選擇時(shí)鐘信號(hào)CLKS1的波形的斜線部分表示在該時(shí)刻可以在延遲時(shí)鐘信號(hào)CLKD10和延遲時(shí)鐘信號(hào)CLKD9中選擇任何一個(gè)信號(hào)。
選擇時(shí)鐘信號(hào)CLKS2是當(dāng)選擇器9將選擇信號(hào)從延遲時(shí)鐘信號(hào)CLKD10切換到延遲時(shí)鐘信號(hào)CLKD1時(shí)從選擇器9輸出的信號(hào)。這里，假定選擇信號(hào)是從時(shí)刻t1到時(shí)刻t6之間切換的信號(hào)。這時(shí)，選擇時(shí)鐘信號(hào)CLKS2的波形在切換時(shí)刻之前是和延遲時(shí)鐘信號(hào)CLKD10相同的波形，在切換時(shí)刻之后變成和延遲時(shí)鐘信號(hào)CLKD1相同的波形。即，在時(shí)刻t0，上升到“H”電平，在時(shí)刻t3或t4下降到“L”電平，在時(shí)刻t7，上升到“H”電平。因此，選擇時(shí)鐘信號(hào)CLKS2相位滯后時(shí)間T2左右。再有，選擇時(shí)鐘信號(hào)CLKS 2的波形的斜線部分表示在該時(shí)刻可以在延遲時(shí)鐘信號(hào)CLKD10和延遲時(shí)鐘信號(hào)CLKD1中選擇任何一個(gè)信號(hào)。
圖4是用來說明圖1所示的反饋分頻電路10的動(dòng)作的時(shí)序圖。在圖4中，選擇時(shí)鐘信號(hào)CLKS11～CLKS13是從選擇器9輸出的信號(hào)，比較時(shí)鐘信號(hào)CLKC1～CLKC3是從反饋分頻電路10輸出的信號(hào)。
選擇時(shí)鐘信號(hào)CLKS11是當(dāng)選擇器9進(jìn)行切換選擇信號(hào)的動(dòng)作時(shí)從選擇器9輸出的信號(hào)。這時(shí)，反饋分頻電路10在時(shí)刻t12之前對選擇時(shí)鐘信號(hào)CLKS11的脈沖進(jìn)行N次計(jì)數(shù)。反饋分頻電路10按分頻比N對選擇時(shí)鐘信號(hào)CLKS11進(jìn)行分頻，生成比較時(shí)鐘信號(hào)CLKC1。
選擇時(shí)鐘信號(hào)CLKS12是當(dāng)選擇器9在相位超前的方向進(jìn)行了10次切換選擇信號(hào)的動(dòng)作時(shí)從選擇器9輸出的信號(hào)。即，選擇器9在時(shí)刻t10將選擇信號(hào)從延遲時(shí)鐘信號(hào)CLKD10切換到延遲時(shí)鐘信號(hào)CLKD9，接著，從延遲時(shí)鐘信號(hào)CLKD9切換到延遲時(shí)鐘信號(hào)CLKD8，接著，從延遲時(shí)鐘信號(hào)CLKD8切換到延遲時(shí)鐘信號(hào)CLKD7，在時(shí)刻T11之前進(jìn)行10次這樣的切換動(dòng)作。在第10次切換動(dòng)作中，選擇器9的選擇信號(hào)從延遲時(shí)鐘信號(hào)CLKD1切換到延遲時(shí)鐘信號(hào)CLKD10。這時(shí)，反饋分頻電路10在時(shí)刻t11之前對選擇時(shí)鐘信號(hào)CLKS12的脈沖進(jìn)行N次計(jì)數(shù)。反饋分頻電路10按分頻比N對選擇時(shí)鐘信號(hào)CLKS12進(jìn)行分頻、生成比較時(shí)鐘信號(hào)CLKC2。該比較時(shí)鐘信號(hào)CLKC2變成相位比比較時(shí)鐘信號(hào)CLKC1超前時(shí)間T1(相當(dāng)于振蕩時(shí)鐘信號(hào)CLKO的1個(gè)周期)左右的波形。
當(dāng)選擇器9在相位超前的方向只進(jìn)行了1次切換選擇信號(hào)的動(dòng)作時(shí)(未圖示)，比較時(shí)鐘信號(hào)CLKC的波形變成相位比比較時(shí)鐘信號(hào)CLKC1超前時(shí)間T1的1/10(相當(dāng)于振蕩時(shí)鐘信號(hào)CLKO的1/10個(gè)周期)左右的波形。該選擇器9的切換選擇信號(hào)的動(dòng)作可以由控制電路3任意控制。因此，比較時(shí)鐘信號(hào)CLKC的相位可以以振蕩時(shí)鐘信號(hào)CLKO的周期T1的1/10為單位向前進(jìn)。
選擇時(shí)鐘信號(hào)CLKS13是當(dāng)選擇器9在相位滯后的方向進(jìn)行了10次切換選擇信號(hào)的動(dòng)作時(shí)從選擇器9輸出的信號(hào)。即，選擇器9在時(shí)刻t10將選擇信號(hào)從延遲時(shí)鐘信號(hào)CLKD10切換到延遲時(shí)鐘信號(hào)CLKD1，接著，從延遲時(shí)鐘信號(hào)CLKD1切換到延遲時(shí)鐘信號(hào)CLKD2，接著，從延遲時(shí)鐘信號(hào)CLKD2切換到延遲時(shí)鐘信號(hào)CLKD3，在時(shí)刻t13之前進(jìn)行10次這樣的切換動(dòng)作。在第10次切換動(dòng)作中，選擇器9的選擇信號(hào)從延遲時(shí)鐘信號(hào)CLKD9切換到延遲時(shí)鐘信號(hào)CLKD10。這時(shí)，反饋分頻電路10在時(shí)刻t13之前對選擇時(shí)鐘信號(hào)CLKS13的脈沖進(jìn)行N次計(jì)數(shù)。反饋分頻電路10按分頻比N對選擇時(shí)鐘信號(hào)CLKS13進(jìn)行分頻、生成比較時(shí)鐘信號(hào)CLKC3。該比較時(shí)鐘信號(hào)CLKC3變成相位比比較時(shí)鐘信號(hào)CLKC1滯后時(shí)間T1(相當(dāng)于振蕩時(shí)鐘信號(hào)CLKO的1個(gè)周期)左右的波形。
當(dāng)選擇器9在相位滯后的方向只進(jìn)行了1次切換選擇信號(hào)的動(dòng)作時(shí)(未圖示)，比較時(shí)鐘信號(hào)CLKC的波形變成相位比比較時(shí)鐘信號(hào)CLKC1滯后時(shí)間T1的1/10(相當(dāng)于振蕩時(shí)鐘信號(hào)CLKO的1/10個(gè)周期)左右的波形。該選擇器9的切換選擇信號(hào)的動(dòng)作可以由控制電路3任意控制。因此，比較時(shí)鐘信號(hào)CLKC的相位可以以振蕩時(shí)鐘信號(hào)CLKO的周期T1的1/10為單位向后退。
再有，選擇器9切換選擇信號(hào)的動(dòng)作的速度十分快，當(dāng)選擇器9的輸出時(shí)鐘信號(hào)CLKS沒有尖峰時(shí)，也可以使相位1次變化時(shí)間T1的2/10以上，這樣來進(jìn)行選擇信號(hào)的切換動(dòng)作。
因此，可以以振蕩時(shí)鐘信號(hào)CLKO的周期T1的1/10以上的任意單位對比較時(shí)鐘信號(hào)CLKC進(jìn)行調(diào)整。
在現(xiàn)有的譜擴(kuò)散時(shí)鐘發(fā)生電路中，不使用DLL電路8和選擇器9，通過控制改變輸入分頻電路1或/和反饋分頻電路10的分頻比去改變倍頻系數(shù)，對振蕩時(shí)鐘信號(hào)CLKO進(jìn)行頻率調(diào)制。
這里，為了與本實(shí)施例1的譜擴(kuò)散時(shí)鐘發(fā)生電路的動(dòng)作進(jìn)行比較，說明現(xiàn)有的譜擴(kuò)散時(shí)鐘發(fā)生電路的動(dòng)作。
圖5A和5B是分別用來說明現(xiàn)有的譜擴(kuò)散時(shí)鐘發(fā)生電路的動(dòng)作的圖。圖5A是表示反饋分頻電路的分頻比N的改變動(dòng)作的圖，圖5B是三角波頻率調(diào)制后的振蕩時(shí)鐘信號(hào)CLKO的圖。
設(shè)從外部輸入到輸入分頻電路的時(shí)鐘信號(hào)CLKI的頻率為200MHz，輸入分頻電路的分頻比M為50。當(dāng)反饋分頻電路的分頻比保持為50時(shí)，生成的振蕩時(shí)鐘信號(hào)CLKO的頻率變成200MHz。此外，當(dāng)反饋分頻電路的分頻比保持為49時(shí)，生成的振蕩時(shí)鐘信號(hào)CLKO的頻率變成196MHz(調(diào)制幅度-2％)。
這時(shí)，輸入分頻電路生成的基準(zhǔn)時(shí)鐘信號(hào)CLKR的周期T3是250ns。若設(shè)三角波頻率調(diào)制的調(diào)制周期為T4，則相位頻率比較器的相位比較動(dòng)作在時(shí)間T4內(nèi)進(jìn)行(T4/T3)次。反饋分頻電路的分頻比N如圖5A所示，被控制變成為每一個(gè)基準(zhǔn)時(shí)鐘信號(hào)CLKR的周期T3為50或49。因此，如圖5B所示，生成頻率在200MHz到196MHZ之間三角波調(diào)制(調(diào)制幅度-2％)后的振蕩時(shí)鐘信號(hào)CLKO。若使反饋分頻電路的分頻比N為50的次數(shù)與分頻比N為49的次數(shù)相等，則振蕩時(shí)鐘信號(hào)CLKO的波形接近理想的平滑波形。
這時(shí)，例如當(dāng)調(diào)制周期T4是40μs時(shí)，相位頻率比較器的相位比較次數(shù)變成(T4/T3)＝160次。該相位比較次數(shù)越多，振蕩時(shí)鐘信號(hào)CLKO的波形越平滑。但是，當(dāng)希望更短的調(diào)制周期T4(例如20μs)時(shí)，則相位頻率比較器的相位比較次數(shù)變少，為(T4/T3)＝80次。因此，生成的振蕩時(shí)鐘信號(hào)CLKO的波形不太平滑。
設(shè)從外部輸入到輸入分頻電路的時(shí)鐘信號(hào)CLKI的頻率為200MHz，輸入分頻電路的分頻比M為20(未圖示)時(shí)，生成的基準(zhǔn)時(shí)鐘信號(hào)CLKR的周期T3變成100ns。這時(shí)，若將反饋分頻電路的分頻比N控制變成每一個(gè)基準(zhǔn)時(shí)鐘信號(hào)CLKR的周期T3為20或19，則生成頻率在200MHz到190MHZ之間三角波調(diào)制(調(diào)制幅度-5％)后的振蕩時(shí)鐘信號(hào)CLKO。這時(shí)，例如當(dāng)調(diào)制周期T4是20μs時(shí)，相位頻率比較器的相位比較次數(shù)變成(T4/T3)＝200次。在該條件下，當(dāng)想要使生成的信號(hào)CLKO的頻率在200MHz到196MHZ之間按三角波調(diào)制(調(diào)制幅度-2％)時(shí)，在相位頻率比較器的相位比較次數(shù)200次中，可以使反饋分頻電路的分頻比N為20的次數(shù)多一些，使分頻比N為19的次數(shù)少一些。但是，若像這樣，反饋分頻電路的分頻比N為20的次數(shù)和分頻比N為19的次數(shù)不同，則生成的振蕩時(shí)鐘信號(hào)CLKO的波形就不會(huì)很平滑。
因此，在像現(xiàn)有的譜擴(kuò)散時(shí)鐘發(fā)生電路那樣控制改變輸入分頻電路或/和反饋分頻電路的分頻比的方法中，倍頻系數(shù)受分頻比的限制。因此，有時(shí)因條件的限制而使頻率的微調(diào)變得困難，頻率調(diào)制的精度不夠。
但是，在該實(shí)施例1中，可以以振蕩時(shí)鐘信號(hào)CLKO的周期T1的1/10為單位調(diào)整比較時(shí)鐘信號(hào)CLKC的相位。參照圖4，像過去那樣使反饋分頻電路10的分頻比N變化1相當(dāng)于選擇器9進(jìn)行10次選擇信號(hào)的切換動(dòng)作。即，以振蕩時(shí)鐘信號(hào)CLKO的周期的1/10為單位調(diào)整比較時(shí)鐘信號(hào)CLKC的相位相當(dāng)于使反饋分頻電路10的分頻比N變化0.1左右。
例如，當(dāng)從外部輸入到輸入分頻電路1的時(shí)鐘信號(hào)CLKI的頻率為200MHz，輸入分頻電路1和反饋分頻電路10的分頻比M、N為50時(shí)，由輸入分頻電路1生成的基準(zhǔn)時(shí)鐘信號(hào)CLKR的周期T3是250ns。若選擇器9進(jìn)行選擇信號(hào)的切換動(dòng)作，使比較時(shí)鐘信號(hào)CLKC的相位超前振蕩時(shí)鐘信號(hào)CLKO的周期T1的1/10左右，則生成頻率在200MHz到199.6MHz之間三角波調(diào)制(調(diào)制幅度-0.2％)后的振蕩時(shí)鐘信號(hào)CLKO。這時(shí)，調(diào)制幅度為過去的1/10。即，可以以比過去10倍的精度調(diào)整振蕩時(shí)鐘信號(hào)CLKO的相位。
此外，當(dāng)從外部輸入到輸入分頻電路1的時(shí)鐘信號(hào)CLKI的頻率為200MHz，輸入分頻電路1和反饋分頻電路10的分頻比M、N為5時(shí)，由輸入分頻電路1生成的基準(zhǔn)時(shí)鐘信號(hào)CLKR的周期T3是25ns。這時(shí)，若選擇器9進(jìn)行選擇信號(hào)的切換動(dòng)作，使比較時(shí)鐘信號(hào)CLKC的相位超前振蕩時(shí)鐘信號(hào)CLKO的周期T1的1/10左右，則生成頻率在200MHz到196MHz之間三角波調(diào)制(調(diào)制幅度-2％)后的振蕩時(shí)鐘信號(hào)CLKO。這時(shí)，當(dāng)調(diào)制周期T4為20μs時(shí)，相位頻率比較器4的相位比較次數(shù)變成(T4/T3)＝800次。這時(shí)，相位頻率比較器4的相位比較次數(shù)為過去的10倍。即，可以以比過去10倍的精度調(diào)整振蕩時(shí)鐘信號(hào)CLKO的相位。
再有，在此說明了DLL電路8的緩沖電路12的級(jí)數(shù)是10級(jí)的情況，但當(dāng)DLL電路8的緩沖電路12的級(jí)數(shù)是任意數(shù)時(shí)，也可以得到同樣的效果。因此，若增加緩沖電路12的級(jí)數(shù)，可以進(jìn)一步提高振蕩時(shí)鐘信號(hào)CLKO的相位調(diào)整精度。
如上所述，在該實(shí)施例1中，通過設(shè)置DLL電路8、選擇器9和控制電路3，可以實(shí)現(xiàn)能進(jìn)行高精度頻率調(diào)制的譜擴(kuò)散時(shí)鐘發(fā)生電路。
實(shí)施例2在圖6中，本實(shí)施例2的譜擴(kuò)散時(shí)鐘發(fā)生電路具有輸入分頻電路1、PLL電路21、DLL電路22、選擇器23和控制電路24。
PLL電路21包含相位頻率比較器4、充電泵5、環(huán)路濾波器6、VCO7和反饋分頻電路10。該P(yáng)LL電路21與圖1的PLL電路2的不同點(diǎn)是去掉了控制電路3、DLL電路8和選擇器9。
反饋分頻電路10按分頻比N對來自VCO7的振蕩時(shí)鐘信號(hào)CLKO進(jìn)行分頻，生成比較時(shí)鐘信號(hào)CLKC。PLL電路21是對環(huán)路內(nèi)的振蕩器進(jìn)行反饋控制，使來自輸入分頻電路1的基準(zhǔn)時(shí)鐘信號(hào)CLKR和來自環(huán)路內(nèi)的振蕩器的比較時(shí)鐘信號(hào)CLKC的相位差保持一定，從而使其振蕩的振蕩電路。
DLL電路22和圖2所示的DLL電路8一樣，由10級(jí)緩沖電路和電流源構(gòu)成，使從外部來的時(shí)鐘信號(hào)CLKI延遲，輸出相位各不相同的延遲時(shí)鐘信號(hào)CLKD11～CLKD20。延遲時(shí)鐘信號(hào)CLKD11～CLKD20和圖3所示的DLL電路8的延遲時(shí)鐘信號(hào)CLKD1～CLKD10一樣，是相位各相差時(shí)鐘信號(hào)CLKI的周期的1/10的信號(hào)。
選擇器23從來自DLL電路23的延遲時(shí)鐘信號(hào)CLKD11～CLKD20中選擇任一個(gè)并輸出選擇時(shí)鐘信號(hào)CLKS。控制電路24控制選擇器23的選擇信號(hào)的切換動(dòng)作。輸入分頻電路1按分頻比M對來自選擇器23的選擇時(shí)鐘信號(hào)CLKS進(jìn)行分頻，生成基準(zhǔn)時(shí)鐘信號(hào)CLKR。
通過像以上那樣的構(gòu)成，可以以來自外部的時(shí)鐘信號(hào)CLKI的周期的1/10為單位，任意調(diào)整基準(zhǔn)時(shí)鐘信號(hào)CLKR的相位。即，可以以10倍于過去的精度調(diào)整振蕩時(shí)鐘信號(hào)CLKO的相位。
再有，在此說明了DLL電路22的緩沖電路12的級(jí)數(shù)是10級(jí)的情況，但當(dāng)DLL電路22的緩沖電路的級(jí)數(shù)是任意數(shù)時(shí)，也可以得到同樣的效果。因此，若增加緩沖電路的級(jí)數(shù)，可以進(jìn)一步提高PLL電路21的振蕩時(shí)鐘信號(hào)CLKO的相位調(diào)整精度。
因此，在該實(shí)施例2中，通過設(shè)置DLL電路22、選擇器23和控制電路24，可以實(shí)現(xiàn)能進(jìn)行高精度頻率調(diào)制的譜擴(kuò)散時(shí)鐘發(fā)生電路。
實(shí)施例3圖7的實(shí)施例3的譜擴(kuò)散時(shí)鐘發(fā)生電路與圖6的譜擴(kuò)散時(shí)鐘發(fā)生電路的不同點(diǎn)是用PLL電路31替換DLL電路22。
PLL電路31包含相位頻率比較器32、充電泵33、環(huán)路濾波器34、VCO35和反饋分頻電路36。
該P(yáng)LL電路31是對環(huán)路內(nèi)的振蕩器進(jìn)行反饋控制，使來自外部的時(shí)鐘信號(hào)CLKI和來自環(huán)路內(nèi)的振蕩器的比較時(shí)鐘信號(hào)CLKC的相位差保持一定，從而使其振蕩的振蕩電路。PLL電路31生成相位各不相同的時(shí)鐘信號(hào)CLKV1～CLKV5，再輸出給選擇器23。
在圖8中，該VCO35包含5個(gè)電流源41、5個(gè)反相電路42、5個(gè)電流源43和控制電路44。
5個(gè)反相電路42呈環(huán)狀串聯(lián)連接，構(gòu)成環(huán)形振蕩器。在電源電位VCC的線和各反相電路42的電源端子之間連接對應(yīng)的電流源41。在各反相電路42的接地端子和接地電位GND的線之間連接對應(yīng)的電流源43。各反相電路42利用對應(yīng)的電流源41、43來確定延遲時(shí)間。從各反相電路42的輸出節(jié)點(diǎn)輸出時(shí)鐘信號(hào)CLKV1～CLKV5。
控制電路44通過與來自環(huán)路濾波器34的控制電壓VC對應(yīng)，控制電流源41、43的電流值，去調(diào)整環(huán)形振蕩器的振蕩頻率。
圖9是用來說明圖7所示的VCO35和選擇器23的動(dòng)作的時(shí)序圖。在圖9中，時(shí)鐘信號(hào)CLKV1～CLKV5是從VCO35輸出的信號(hào)，選擇時(shí)鐘信號(hào)CLKS21、CLKS22是從選擇器23輸出的信號(hào)。
時(shí)鐘信號(hào)CLKV1～CLKV5是周期T5的時(shí)鐘信號(hào)。第3級(jí)反相電路42的輸出時(shí)鐘信號(hào)CLKV2與初級(jí)的反相電路42的輸出時(shí)鐘信號(hào)CLKV1相比，延遲了相當(dāng)于2個(gè)反相電路42的延遲時(shí)間左右，所以，變成相位比時(shí)鐘信號(hào)CLKV1延遲了時(shí)間T6(周期T5的1/5)左右的波形。這樣一來，時(shí)鐘信號(hào)CLKV3～CLKV5變成相位按順序各延遲了時(shí)間T6的波形。
選擇器23從VCO35的輸出時(shí)鐘信號(hào)CLKV1～CLKV5中選擇任一個(gè)作為選擇時(shí)鐘信號(hào)CLKS輸出。選擇器23的選擇動(dòng)作由控制電路24控制。
選擇時(shí)鐘信號(hào)CLKS21是當(dāng)選擇器23將選擇信號(hào)從時(shí)鐘信號(hào)CLKV3切換到時(shí)鐘信號(hào)CLKV2時(shí)從選擇器23輸出的信號(hào)。這里，假定選擇信號(hào)是從時(shí)刻t20到時(shí)刻t25之間切換的信號(hào)。這時(shí)，選擇時(shí)鐘信號(hào)CLKS21的波形在切換時(shí)刻之前是和時(shí)鐘信號(hào)CLKV3相同的波形，在切換時(shí)刻之后變成和時(shí)鐘信號(hào)CLKV2相同的波形。即，在時(shí)刻t20，上升到“H”電平，在時(shí)刻t22或t23下降到“L”電平，在時(shí)刻t25，上升到“H”電平。因此，選擇時(shí)鐘信號(hào)CLKS21相位超前時(shí)間T6左右。再有，選擇時(shí)鐘信號(hào)CLKS21的波形的斜線部分表示在該時(shí)刻可以在時(shí)鐘信號(hào)CLKV3和時(shí)鐘信號(hào)CLKV2中選擇任何一個(gè)信號(hào)。
選擇時(shí)鐘信號(hào)CLKS22是當(dāng)選擇器23將選擇信號(hào)從時(shí)鐘信號(hào)CLKV3切換到時(shí)鐘信號(hào)CLKV4時(shí)從選擇器23輸出的信號(hào)。這里，假定選擇信號(hào)是從時(shí)刻t21到時(shí)刻t26之間切換的信號(hào)。這時(shí)，選擇時(shí)鐘信號(hào)CLKS22的波形在切換時(shí)刻之前是和時(shí)鐘信號(hào)CLKV3相同的波形，在切換時(shí)刻之后變成和延鐘信號(hào)CLKV4相同的波形。即，在時(shí)刻t20，上升到“H”電平，在時(shí)刻t23或t24下降到“L”電平，在時(shí)刻t27，上升到“H”電平。因此，來自選擇器23的選擇時(shí)鐘信號(hào)CLKS22的相位滯后時(shí)間T6左右。再有，選擇時(shí)鐘信號(hào)CLKS22的波形的斜線部分表示在該時(shí)刻可以在時(shí)鐘信號(hào)CLKV3和時(shí)鐘信號(hào)CLKV4中選擇任何一個(gè)信號(hào)。
因此，可以以來自PLL電路31的時(shí)鐘信號(hào)CLKV的周期的1/5為單位，任意調(diào)整輸入到PLL電路21的基準(zhǔn)時(shí)鐘信號(hào)CLKR的相位。即，可以由5倍于過去的精度，調(diào)整PLL電路21的振蕩時(shí)鐘信號(hào)CLKO的相位。
再有，在此說明了VCO35的反相電路42的級(jí)數(shù)是5級(jí)的情況，但當(dāng)VCO35的反相電路42的級(jí)數(shù)是任意數(shù)時(shí)，也可以得到同樣的效果。因此，若增加反相電路42的級(jí)數(shù)，可以進(jìn)一步提高PLL電路21的振蕩時(shí)鐘信號(hào)CLKO的相位調(diào)整精度。
因此，在該實(shí)施例3中，通過設(shè)置PLL電路31、選擇器23和控制電路24，可以實(shí)現(xiàn)能進(jìn)行高精度頻率調(diào)制的譜擴(kuò)散時(shí)鐘發(fā)生電路。
以上詳細(xì)地說明并展示了本發(fā)明，但僅僅是一些例子，本發(fā)明并不限于此，本發(fā)明的宗旨和范圍通過所附的權(quán)利要求的限定就可以清楚地理解了。
權(quán)利要求
1.一種使用了譜擴(kuò)散方式的時(shí)鐘發(fā)生電路，其特征在于具有與接收的基準(zhǔn)時(shí)鐘信號(hào)同步、生成將上述基準(zhǔn)時(shí)鐘信號(hào)倍頻后的振蕩時(shí)鐘信號(hào)的內(nèi)部時(shí)鐘發(fā)生電路，上述內(nèi)部時(shí)鐘發(fā)生電路包括比較上述基準(zhǔn)時(shí)鐘信號(hào)和內(nèi)部生成的比較時(shí)鐘信號(hào)的相位，并輸出與比較結(jié)果對應(yīng)的相位差信號(hào)的相位比較電路；根據(jù)上述相位差信號(hào)生成上述振蕩時(shí)鐘信號(hào)的振蕩電路；使上述振蕩時(shí)鐘信號(hào)延遲并生成相位各不相同的多個(gè)延遲時(shí)鐘信號(hào)的延遲電路；從上述多個(gè)延遲時(shí)鐘信號(hào)中選擇任一個(gè)進(jìn)行輸出的選擇電路，以及按照預(yù)定的分頻比對上述選擇電路的輸出信號(hào)進(jìn)行分頻，生成上述比較時(shí)鐘信號(hào)的分頻電路。
2.根據(jù)權(quán)利要求1所述的時(shí)鐘發(fā)生電路，其特征在于，上述延遲電路具有初級(jí)接收上述振蕩時(shí)鐘信號(hào)并分別輸出上述多個(gè)延遲信號(hào)的串聯(lián)連接的多個(gè)緩沖電路，以及控制電路，控制上述多個(gè)緩沖電路的延遲時(shí)間，使來自上述多個(gè)緩沖電路中最后一級(jí)緩沖電路的延遲時(shí)鐘信號(hào)和上述振蕩時(shí)鐘信號(hào)的相位差等于上述振蕩時(shí)鐘信號(hào)的1個(gè)周期。
3.一種使用了譜擴(kuò)散方式的時(shí)鐘發(fā)生電路，其特征在于，具有使已接收的時(shí)鐘信號(hào)延遲、生成相位各不相同的多個(gè)延遲時(shí)鐘信號(hào)的延遲電路；從上述多個(gè)延遲時(shí)鐘信號(hào)中選擇任一個(gè)進(jìn)行輸出的選擇電路；按照預(yù)定的分頻比對上述選擇電路的輸出信號(hào)進(jìn)行分頻、生成基準(zhǔn)時(shí)鐘信號(hào)的分頻電路，以及與上述基準(zhǔn)時(shí)鐘信號(hào)同步、生成將上述基準(zhǔn)時(shí)鐘信號(hào)倍頻后的振蕩時(shí)鐘信號(hào)的內(nèi)部時(shí)鐘發(fā)生電路。
4.根據(jù)權(quán)利要求3所述的時(shí)鐘發(fā)生電路，其特征在于，上述延遲電路具有初級(jí)接收上述振蕩時(shí)鐘信號(hào)并分別輸出上述多個(gè)延遲信號(hào)的串聯(lián)連接的多個(gè)緩沖電路，以及控制電路，控制上述多個(gè)緩沖電路的延遲時(shí)間，使來自上述多個(gè)緩沖電路中最后一級(jí)緩沖電路的延遲時(shí)鐘信號(hào)和上述接收的時(shí)鐘信號(hào)的相位差等于上述接收的時(shí)鐘信號(hào)的1個(gè)周期。
5.一種使用了譜擴(kuò)散方式的時(shí)鐘發(fā)生電路，其特征在于，具有根據(jù)已接收的第1基準(zhǔn)時(shí)鐘信號(hào)生成將上述第1基準(zhǔn)時(shí)鐘信號(hào)倍頻后的第1振蕩時(shí)鐘信號(hào)的第1內(nèi)部時(shí)鐘發(fā)生電路；按照預(yù)定的分頻比對上述第1振蕩時(shí)鐘信號(hào)進(jìn)行分頻、生成第2基準(zhǔn)時(shí)鐘信號(hào)的第1分頻電路，以及與上述第2基準(zhǔn)時(shí)鐘信號(hào)同步、生成將上述第2基準(zhǔn)時(shí)鐘信號(hào)倍頻后的第2振蕩時(shí)鐘信號(hào)的第2內(nèi)部時(shí)鐘發(fā)生電路，上述第1內(nèi)部時(shí)鐘發(fā)生電路包括比較上述第1基準(zhǔn)時(shí)鐘信號(hào)和內(nèi)部生成的比較時(shí)鐘信號(hào)的相位，并輸出與比較結(jié)果對應(yīng)的相位差信號(hào)的相位比較電路；根據(jù)上述相位差信號(hào)生成相位各不相同的多個(gè)時(shí)鐘信號(hào)的振蕩電路；按照預(yù)定的分頻比，對從上述振蕩電路來的多個(gè)時(shí)鐘信號(hào)中的任一個(gè)時(shí)鐘信號(hào)進(jìn)行分頻、生成上述比較時(shí)鐘信號(hào)的第2分頻電路，以及從來自上述振蕩電路的多個(gè)時(shí)鐘信號(hào)中選擇任一個(gè)、并輸出上述第1振蕩時(shí)鐘信號(hào)的選擇電路。
6.根據(jù)權(quán)利要求5所述的時(shí)鐘發(fā)生電路，其特征在于，具有串聯(lián)連接成環(huán)狀、并分別輸出上述多個(gè)時(shí)鐘信號(hào)的多個(gè)反相器，以及控制上述多個(gè)反相器構(gòu)成的環(huán)形振蕩器的振蕩頻率的控制電路。
全文摘要
在該譜擴(kuò)散時(shí)鐘發(fā)生電路中，DLL電路(8)使來自VCO(7)的振蕩時(shí)鐘信號(hào)(CLKO)延遲，輸出相位各不相同的10個(gè)延遲時(shí)鐘信號(hào)(CLKD1～CLKD10)。選擇器(9)從10個(gè)延遲時(shí)鐘信號(hào)(CLKD1～CLKD10)中選擇任一個(gè)并輸出選擇時(shí)鐘信號(hào)(CLKS)?？刂齐娐?3)控制選擇器(9)的信號(hào)選擇動(dòng)作。反饋分頻電路(10)按分頻比N對選擇時(shí)鐘信號(hào)(CLKS)進(jìn)行分頻，生成比較時(shí)鐘信號(hào)(CLKC)。由此，可以微調(diào)比較時(shí)鐘信號(hào)(CLKC)的相位。進(jìn)而，可以實(shí)現(xiàn)能進(jìn)行高精度頻率調(diào)制的譜擴(kuò)散時(shí)鐘發(fā)生電路。
文檔編號(hào)H03K5/13GK1574641SQ20041005979
公開日2005年2月2日 申請日期2004年6月23日 優(yōu)先權(quán)日2003年6月23日
發(fā)明者荒木雅宏, 林千惠子 申請人:株式會(huì)社瑞薩科技, 株式會(huì)社瑞薩Lsi設(shè)計(jì)