半導(dǎo)體結(jié)構(gòu)及其制作工藝的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體結(jié)構(gòu)及其制作工藝，且特別是涉及一種形成具有小于500Mpa的壓縮應(yīng)力的鈦層的半導(dǎo)體結(jié)構(gòu)及其制作工藝。
【背景技術(shù)】
[0002]在集成電路的制造過(guò)程中，場(chǎng)效晶體管(field effect transistor)是一種極重要的電子元件，而隨著半導(dǎo)體元件的尺寸越來(lái)越小，晶體管的制作工藝步驟也有許多的改進(jìn)，以制造出體積小而高品質(zhì)的晶體管?，F(xiàn)有的晶體管制作工藝是在基底上形成柵極結(jié)構(gòu)之后，再于柵極結(jié)構(gòu)相對(duì)兩側(cè)的基底中形成輕摻雜漏極結(jié)構(gòu)(lightly doped drain, LDD)。接著于柵極結(jié)構(gòu)側(cè)邊形成間隙壁(spacer)，并以此柵極結(jié)構(gòu)及間隙壁做為掩模，進(jìn)行離子注入步驟，以于基底中形成源極/漏極區(qū)。而為了要將晶體管的柵極、源極、與漏極適當(dāng)電連接于電路中，因此需要形成接觸插塞(contact plug)來(lái)進(jìn)行導(dǎo)通。接觸插塞中還形成有阻障層圍繞其中的低電阻率材料以防止低電阻率材料向外擴(kuò)散至其他區(qū)域。隨著半導(dǎo)體元件尺寸的縮小，在接觸洞(contact hole)中填入阻障層以及低電阻率材料以形成接觸插塞，并維持甚至提升半導(dǎo)體元件的效能，即為目前業(yè)界發(fā)展的目標(biāo)之一。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的在于提供一種半導(dǎo)體結(jié)構(gòu)及其制作工藝，其先形成具有小于500Mpa的壓縮應(yīng)力的鈦層，然后再形成氮化鈦層，以避免形成氮化鈦層的制作工藝高溫使所形成的半導(dǎo)體結(jié)構(gòu)產(chǎn)生氣泡而引發(fā)碎屑，污染其他區(qū)域的結(jié)構(gòu)。
[0004]為達(dá)上述目的，本發(fā)明提出一種半導(dǎo)體結(jié)構(gòu)，包含有一介電層、一鈦層、一氮化鈦層以及一金屬。介電層設(shè)置于一基底上，其中介電層具有一通孔。鈦層覆蓋通孔，其中鈦層具有小于1500Mpa(兆帕)的拉伸應(yīng)力。氮化鈦層順應(yīng)地覆蓋鈦層。金屬填滿通孔。
[0005]本發(fā)明提出一種半導(dǎo)體制作工藝，包含有下述步驟。首先，形成一介電層于一基底上，其中介電層具有一通孔。接著，形成一鈦層，順應(yīng)地覆蓋通孔，其中鈦層具有小于500Mpa的壓縮應(yīng)力。接續(xù)，形成一氮化鈦層，順應(yīng)地覆蓋鈦層。而后，填入一金屬于通孔中。
[0006]基于上述，本發(fā)明提出一種半導(dǎo)體結(jié)構(gòu)及其制作工藝，其形成具有小于500Mpa的壓縮應(yīng)力的鈦層，因而即便經(jīng)過(guò)后續(xù)的制作工藝高溫，例如形成氮化鈦層于鈦層上的制作工藝高溫，或者形成金屬硅化物于源/漏極中的制作工藝高溫，仍可使鈦層維持為具有小于1500Mpa(兆帕)的拉伸應(yīng)力。如此，本發(fā)明可避免因制作工藝的高溫，促使所形成的半導(dǎo)體結(jié)構(gòu)產(chǎn)生氣泡而引發(fā)碎屑，因而污染其他區(qū)域的結(jié)構(gòu)，降低良率。
【附圖說(shuō)明】
[0007]圖1-圖8為本發(fā)明一第一實(shí)施例的半導(dǎo)體制作工藝的剖面示意圖；
[0008]圖9-圖10為本發(fā)明一第二實(shí)施例的半導(dǎo)體制作工藝的剖面示意圖。
[0009]符號(hào)說(shuō)明
[0010]10:絕緣結(jié)構(gòu)
[0011]20、20a:蓋層
[0012]110:基底
[0013]122:介電層
[0014]124:功函數(shù)層
[0015]126:低電阻率材料
[0016]132:輕摻雜源/漏極
[0017]134:源 / 漏極
[0018]136:外延結(jié)構(gòu)
[0019]140:接觸洞蝕刻停止層
[0020]150、150a、180、280:介電層
[0021]162、162a、292a、292b:鈦層
[0022]164、164a、294a、294b:氮化鈦層
[0023]166、166a、296a、296b:金屬
[0024]170,270:金屬硅化物
[0025]C:柵極通道
[0026]Cl、C2、C3、C4:接觸插塞
[0027]G:柵極
[0028]M:M0S 晶體管
[0029]Pl:清洗制作工藝
[0030]P2:退火制作工藝
[0031]S1、S2:頂面
[0032]T1、T2、T3:頂部
[0033]V、V1、V2:通孔
【具體實(shí)施方式】
[0034]圖1-圖8繪示本發(fā)明一第一實(shí)施例的半導(dǎo)體制作工藝的剖面示意圖。如圖1所示，提供一基底110?；?10例如是一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆娃基底(graphene-on-silicon)或一娃覆絕緣(silicon-on-1nsulator, SOI)基底等半導(dǎo)體基底。形成絕緣結(jié)構(gòu)10于基底110中，以電性絕緣各MOS晶體管。絕緣結(jié)構(gòu)10可例如為一淺溝槽絕緣結(jié)構(gòu)。
[0035]形成一 MOS晶體管M于基底110上/中。MOS晶體管M可包含一柵極G位于基底上。在本實(shí)施例中，柵極G為一金屬柵極,其由一犧牲柵極,例如一多晶娃柵極，經(jīng)由一金屬柵極置換(metal gate replacement)制作工藝所形成,但本發(fā)明不以此為限。在其他實(shí)施例中，柵極G也可為一多晶硅柵極，視實(shí)際需要而定。柵極G又可包含一堆疊結(jié)構(gòu)，其由下而上包含一介電層122，一功函數(shù)層124以及一低電阻率材料126。介電層122可包含一選擇性阻障層(未繪示)以及一高介電常數(shù)介電層，其中選擇性阻障層可例如為一氧化層，其例如以一熱氧化制作工藝或一化學(xué)氧化制作工藝形成，而高介電常數(shù)介電層例如為一含金屬介電層，其可包含有鉿(Hafnium)氧化物、錯(cuò)(Zirconium)氧化物,但本發(fā)明不以此為限。更進(jìn)一步而言，高介電常數(shù)柵極介電層可選自氧化鉿(hafnium oxide,HfO2)、娃酸給氧化合物(hafnium silicon oxide, HfS14)、娃酸給氮氧化合物(hafniumsilicon oxynitride, HfS1N)、氧化招(aluminum oxide, Al2O3)、氧化鑭(lanthanumoxide, La2O3)、氧化組(tantalum oxide, Ta2O5)、氧化宇乙(yttrium oxide, Y2O3)、氧化錯(cuò)(zirconium oxide, ZrO2)、欽酸銀(strontium titanate oxide, SrT13)、娃酸錯(cuò)氧化合物(zirconium silicon oxide, ZrSi04)、錯(cuò)酸給(hafnium zirconium oxide, HfZrO4)、銀秘組氧化物(strotium bismuth tantalate, SrBi2Ta2O9, SBT)、錯(cuò)欽酸鉛(lead zirconatetitanate, PbZrxTi1 x03, PZT)與欽酸鋇銀(barium strontium Titanate, BaxSr1 xTi03, BST)所組成的群組。功函數(shù)層124可為單層結(jié)構(gòu)或復(fù)合層結(jié)構(gòu)，例如由氮化鈦(titaniumnitride, TiN)、碳化欽(titanium carbide, TiC)、氮化組(tantalum nitride, TaN)、碳化組(tantalum carbide, TaC)、碳化鶴(tungsten carbide, WC)、招化欽(欽 taniumaluminide, TiAl)或氮化招欽(aluminum titanium nitride, TiAlN)等所組成。低電阻率材料126可由招、鶴、鈦招合金(鈦Al)或鈷鶴磷化物(cobalt tungsten phosphide,CoffP)等低電阻材料所構(gòu)成。阻障層可選擇性形成于介電層122、功函數(shù)層124或低電阻率材料126之間,其中阻障層例如為氮化鉭(tantalum nitride, TaN)、氮化鈦(titaniumnitride, TiN)等的單層結(jié)構(gòu)或復(fù)合層結(jié)構(gòu)。
[0036]MOS晶體管M可還包含一間隙壁(未繪示)位于金屬柵極G側(cè)邊的基底110上，以及一輕摻雜源/漏極132、一源/漏極134以及一外延結(jié)構(gòu)136于金屬柵極G(或者間隙壁)側(cè)邊的基底110中。輕摻雜源/漏極132以及源/漏極134的摻雜雜質(zhì)可為例如硼等三價(jià)離子，或者例如磷等五價(jià)離子；外延結(jié)構(gòu)136則可例如為一硅鍺外延結(jié)構(gòu)或一硅碳外延結(jié)構(gòu)等，視實(shí)際所欲形成的MOS晶體管M的電性而定。
[0037]再者，一接觸洞蝕刻停止層140以及一介電層150可依設(shè)置于基底110上但暴