專利名稱：半導體集成電路裝置及其制造方法
技術領域：
本發(fā)明涉及把自我匹配式的超高速雙極晶體管和CMOS晶體管形成于同一半導體基板上的集成電路裝置及其制造方法。
近年來，隨著攜帶式電話等等移動通信機器的顯著的進步，在半導體電路中，把高頻電路和高集成邏輯電路集成在一起就變得很有必要了。因而，人們強烈地期望著把已用于高速ECL電路和模擬電路等的自我匹配式超高速雙極晶體管與高集成且低功耗的CMOS邏輯電路集成于同一塊半導體基板上的技術。
下連，參照附圖對現(xiàn)有的技術進行說明。這種現(xiàn)有技術在特開昭63-281456中也已揭示出來，它把2層多晶硅自我匹配式晶體管和CMOS晶體管集成到同一塊半導體基板上，而這種在自我匹配技術中也廣為采用的2層多晶硅自我匹配式晶體管可以自我匹配式的形成基極引出電極和發(fā)射極引出部分。
圖8是現(xiàn)有的半導體集成電路裝置的剖面圖。在圖8中，54是由硅形成的P型半導體基板，51是P型半導體基板54上的NPN雙極晶體管，52是P型半導體基板54上的P溝MOS晶體管，53是P型半導體基板54上的N溝MOS晶體管，57是采用向淀積在P型半導體基板54整個面上的N型半導體外延層內的元件隔離區(qū)注入離子和熱處理的辦法形成的使之可達P型半導體基板54的第1P型阱層。59是使元件隔離的LOCOS膜。下邊，逐個對NPN雙極晶體管51，P溝MOS晶體管52及N溝MOS晶體管53等各器件進行說明。
首先，在圖8的NPN雙極晶體管51中，55A是用離子注入和熱處理在P型半導體基板54上形成的N型埋入集電極層，56A是用離子注入和熱處理在淀積于P型半導體基板54整個面上的N型半導體外延層內形成的N型集電極層。61是自我匹配式形成的發(fā)射極—基極形成區(qū)域，62A是用已導入P型雜質的多晶硅形成的NPN雙極晶體管51的基極引出電極，63A是用TEOS膜等形成的基極引線電極上面的絕緣膜，64A、64B、64C和64D是用TEOS膜等形成的基極引出電極的絕緣側壁。65是用基極引出電極的絕緣側壁64B和64C自我匹配式形成的發(fā)射極引出的開口部分，66是由已經(jīng)導入了N型雜質的多晶硅形成的發(fā)射極引出電極，67是由已經(jīng)導入了N型雜質的多晶硅形成的集電極引出電極，68是通過基極引出電極62A用熱處理導入了雜質的外部基極層，69是用熱處理形成的活性基極層，70是通過發(fā)射極引出電極66用熱處理由基極引出電極的絕緣側壁64B和64C自我匹配式形成的發(fā)射極層，71是用熱處理形成的集電極接觸層。
其次，在圖8的P溝MOS晶體管52中，55B是用離子注入法在P型半導體基板54上形成的N型埋入阱層，56B是上述外延層內的用離子注入和熱處理形成的N型阱層，60A是使上述外延層的表面氧化而形成的第1柵極絕緣膜，62C是由已經(jīng)導入了N型雜質的多晶硅形成的第1柵極電極，63C是由TEOS膜等形成第1柵極電極上面的絕緣膜，64E是由TEOS膜等形成的第1柵極電極的絕緣側壁，72A是把第1柵極電極62C的側面作為側壁(SideWall)而形成的第1LDD層，73A是通過把第1柵極電極的絕緣側壁64E作為側壁進行離子注入而自我匹配式形成的第1源—漏層。
接著，在圖8的N溝MOS晶體管53中，58是第2P型阱層，它是在上述外延層內用離子注入和熱處理形成的可達P型半導體基板54的P型阱層，60B是使上述外延層的表面氧化而形成的第2柵極絕緣膜，62D是由已經(jīng)導入了N型雜質的多晶硅形成的第2柵極電極，63D是由TEOS膜等形成的第2柵極電極上面的絕緣膜，64G是由TEOS膜等形成的第2柵極電極的絕緣側壁，72C是以第2柵極電極62D的側面為側壁而形成的第2LDD層，73C是以第2柵極電極的絕緣側壁64G為側壁進行離子注入而自我匹配式形成的第2源漏層。
根據(jù)以上的構造，在各個MOS晶體管比如說P溝MOS晶體管52中，為了實現(xiàn)難于產(chǎn)生使動作特性劣化的熱載流子的LDD構造，而把第1柵極電極62C的側面和第1柵極電極的絕緣側壁64E用作側壁。
NPN雙極晶體管51通過采用與形成第1柵極電極的絕緣側壁64E相同的工藝，自我匹配式地形成基極引出電極的絕緣側64B和64C的辦法，縮小了發(fā)射極層70的大小而減小了結電容，縮小了基極引出電極62A和發(fā)射極層70之間的距離從而降低了基極電阻，起到了大幅度地改善高頻特性的作用。
對于左右雙極晶體管51動作特性的基極電阻值和基極中的載流子渡越時間來說，外部基極層68和發(fā)射極層70之間的間隔(以下簡稱之為“第1參數(shù)”)是一個重要的因素。而例如，對左右MOS晶體管52動作特性的耐熱載流子性和飽和漏極電流值來說，第1柵極電極62C和第1源—漏層73A之間的間隔(以下簡稱之為“第2參數(shù)”)，是重要的因素。
但是，在上述現(xiàn)有的半導體集成電路裝置中，第1參數(shù)和第2參數(shù)由在一個工序中自我匹配式形成的基極引出電極的絕緣側壁64B和第1柵極電極的絕緣側壁64E的膜厚來決定。從而，由于用一次的工序把該絕緣側壁64B和64E的厚度作成為使所有的動作特性都最佳化是極其困難的，所以在現(xiàn)有技術中的傾向是為了確保MOS晶體管52的性能，使決定LDD構造的第1柵極電極的絕緣側壁64E優(yōu)先于基極引出電極的絕緣側壁64B而最佳化，從而存在著難于充分確保工藝容限的問題。
此外，在NPN雙極晶體管51中，由于在發(fā)射極—基極結的周邊部分形成了由厚絕緣膜形成的基極引出電極的絕緣側壁64B和64C，故存在著當熱容量大的該絕緣側壁變冷時其收縮應力加到基極—發(fā)射極結的周邊部分使發(fā)射極—基極之間的泄漏特性劣化，或者因微細化使發(fā)射極層的寬度變窄，因而使發(fā)射極引出開口部分65的縱橫比(發(fā)射極引出開口部分的高度和直徑之比)變大，使發(fā)射極引出電極66所產(chǎn)生的發(fā)射極電阻增大等問題。
本發(fā)明的目的是提供一種解決上述現(xiàn)有技術的問題的、通過使雙極晶體管和MOS晶體管的動作特性一個器件一個器件地最佳化、改善發(fā)射極—基極之間的泄漏特性，且減小發(fā)射極電阻，來進一步改善性能的半導體集成電路裝置。
為了實現(xiàn)上述目的，本發(fā)明用不同的工序形成基極引出電極側面的第1側壁和柵極電極側面的第2側壁，上述第1側壁用絕緣膜和導體膜構成，上述第2側壁用絕緣膜構成。
本發(fā)明所涉及的半導體集成電路裝置具有形成于同一半導體基板上的雙極晶體管和MOS晶體管，上述雙極晶體管具有基極引出電極和發(fā)射層及發(fā)射極引出電極，基極引出電極被連接到基極層圍在里邊的外部基極層上，在其上表面上有第1絕緣膜并在側面有第1側壁，發(fā)射層及發(fā)射極引出電極由上述第1側壁自我匹配式地形成，上述MOS晶體管具有在其上表面上有第2絕緣膜，同時在側面有第2側壁的柵極電極，有由上述第2側壁自我匹配式地形成的源—漏層，上述第1側壁由基極引出電極一側的第3絕緣膜和非基極引出電極一側的導體膜構成，上述第2側壁由與上述第3絕緣膜用一工藝形成的第4絕緣膜構成。
若應用上述半導體集成電路裝置，則因為雙極晶體管的第1側壁由基極引出電極一側的薄絕緣膜和非基極引出電極一側的導體膜構成，故與用厚絕緣膜形成的情況相比第1側壁的熱容量下降了，所以加在發(fā)射極—基極結的周邊部分的收縮應力將減少，同時，由于第1側壁的導體膜和發(fā)射極引出電極形成了一個整體，故縱橫比(發(fā)射極引出開口部分的高度與直徑之比)因發(fā)射極引出開口部分的實際直徑變大而變小，從而降低了發(fā)射極引出電極的發(fā)射極電阻。
此外，形成了雙極晶體管的基極引出電極側面的第1側壁和形成于MOS晶體管的柵極電極側面的第2側壁可以用不同的工藝形成。因此，雙極晶體管的外部基極層和發(fā)射極層之間的間隔以及MOS晶體管的柵極電極和源—漏層之間的間隔可以獨立地進行調整，使這些間隔得以分別最佳化。
再者，由于形成了雙極晶體管的基極引出電極側面的第1側壁由基極引出電極一側的薄絕緣膜和非基極引出電極一側的導體膜構成，故減少了加在發(fā)射極—基極結周邊部分上的起因于該絕緣膜的應力，故可以避免發(fā)射極—基極之間的泄漏等的特性劣化。
在上述半導體集成電路裝置中，第2側壁理想的是由柵極電極一方的第4絕緣膜和非柵極電極一方的第5絕緣膜構成。這樣的話，由于增加了可獨立地調節(jié)雙極晶體管的外部基極層和發(fā)射極層之間的間隔以及MOS晶體管的柵極電極和源—漏層之間的間隔的自由度，故可使第1和第2參數(shù)進一步優(yōu)化。
此外，由于與第4絕緣膜用同一工藝形成的第3絕緣膜變薄的同時導體膜變厚，故發(fā)射極—基極之間的泄漏等的特性惡化可以進一步改善，同時發(fā)射極電阻也將進一步降低。
在上述半導體集成電路裝置中，第5絕緣膜理想的是硅氧化膜。這樣的話，可以確實地得到第5絕緣膜。
在上述半導體集成電路裝置中，理想的是在基極引出電極延伸到把外部基極圍起來的元件隔離膜上一側的側面上也形成第2側壁。這樣一來，和尚未除去導體膜的情況相比，不用增加工序，就可以防止介以該導體膜與其他導體層彼此間漏電或增大寄生電容這一類的雙極晶體的特性惡化。
在上述半導體集成電路裝置中，第3絕緣膜理想的是由從靠近基極引出電極的一側開始順次形成的該引出電極的氧化膜和硅氮化膜構成。這樣的話，可以確保能得到第3絕緣膜。
在上述半導體集成是路裝置中，導體膜理想的是由多晶硅形成。這樣可以確實得到導體膜。
本發(fā)明所涉及的半導體集成電路的制造方法由下述8個工序組成。第1工序，用于在半導體基板上形成使雙極晶體管和MOS晶體管絕緣的元器件隔離膜，同時在除去該元器件隔離膜的器件區(qū)形成柵極絕緣膜；第2工序，用于用刻蝕法除去要形成雙極晶體管的區(qū)域的該柵極絕緣膜之后，在半導體基板的整個面上順次淀積第1導體膜和第1絕緣膜；第3工序，用于在對上述第1絕緣膜和第1導體膜進行刻蝕之后，形成雙極晶體管的基極引出電極和該基極引出電極上的絕緣膜，用于形成MOS晶體管的柵極電極和該柵極電極上的絕緣膜；第4工序，用于在基極引出電極的側面，在該基極引出電極所包圍的發(fā)射極形成區(qū)的上面以及在柵極電極的側面上形成了第2絕緣膜之后，在半導體基板上的整個面上順次淀積第3絕緣膜和第2導體膜；第5工序，用于在對上述第2導體膜進行刻蝕之后，在基極電極的側面和柵極電極的側面上形成由第2絕緣膜、第3絕緣膜和第2導體膜構成的第1側壁；第6工序，用于通過以第1側壁為掩模進行刻蝕除去發(fā)射極形成區(qū)域以及源—漏極形成區(qū)域上的第3絕緣膜和第2絕緣膜，自我匹配式地形成發(fā)射極引出電極的開口部分；第7工序，用于在半導體基板上整個面地淀積上第3導體膜之后，通過選擇性刻蝕該第3導體膜，在發(fā)射極引出電極的開口部分上形成發(fā)射極引出電極，同時，用刻蝕法除去為該發(fā)射極引出電極所覆蓋的基極引出電極的側面以外的該基極電極的側面以及柵極電極的側面上的第1側壁內的第2導體膜并形成第2側壁；第8工序，用于由上述第2側壁自我匹配式地形成源—漏極形成區(qū)域。
若應用上述半導體集成電路裝置的制造方法，則由于用基極引出電極一方的薄絕緣膜和非基極引出電極一方的導體膜構成雙極晶體管的第1側壁，第1側壁的熱容量比用厚絕緣膜形成時下降了，故加在發(fā)射極—基極結的周邊部分的收縮應力減少，因而可以防止發(fā)射極—基極之間的泄漏等的特性惡化。
此外，由于第1側壁的非基極引出電極一方的導體膜和發(fā)射極引出電極變成了一個整體，發(fā)射極引出開口部分的實際直徑變大，故縱橫比(發(fā)射極引出開口部分的高度與直徑之比)變小，使發(fā)射極引出電極的發(fā)射極電阻降低。
還有，由于形成于雙極晶體管的基極引出電極側面的第1側壁和形成于MOS晶體管的柵極電極側面上的第2側壁用不同的工序形成，可以獨立地決定雙極晶體管的外部基極層與發(fā)射極層這間的間隔以及MOS晶體管的柵極電極與源—漏層之間的間隔，故可以優(yōu)化左右雙極晶體管動作特性的基極電阻值和基區(qū)中的載流子渡越時間，可以優(yōu)化左右MOS晶體管的動作特性的耐熱生載流子性和飽和漏極電流值。
再有，由于已除去了在基極引出電極延至上述包圍外部基極的元件隔離膜上一側的側面上形成的第1側壁中的導體膜，故與未除去導體膜的情況相比，不必增加工序，就可以防止介以該導體膜與別的導體層之間漏電或者增大寄生電容之類的雙極晶體管的特性惡化。
在上述半導體集成電路裝置的制造方法中，在第7工序之后，理想的是再有一個在半導體基板上的整個面上淀積上第4絕緣膜之后，對第4絕緣膜進行刻蝕以在柵極電極的側面上形成由第2絕緣膜第3絕緣膜及第4絕緣膜構成的第2側壁的工序。這樣的話，由于增加了獨立地調整雙極晶體管的外部基極層和發(fā)射極層之間的間隔以及MOS晶體管的柵極電極和源—漏層之間的間隔的自由度，故可以進一步地優(yōu)化第1和第2參數(shù)。此外，由于可以把第3絕緣膜做得較薄，其結果，第1導體膜變厚，故發(fā)射極—基極間的泄漏等的特性惡化得以進一步改善，同時發(fā)射極電阻也得以進一步降低。
下面對附圖進行說明

圖1是本發(fā)明的第1實施形態(tài)所涉及的半導體集成電路裝置的剖面圖。
圖2是本發(fā)明的第2實施形態(tài)所涉及的半導體集成電路裝置的制造方法的按工序排列的剖面圖。
圖3是本發(fā)明的第2實施形態(tài)所涉及的半導體集成電路裝置的制造方法的按工序排列的剖面圖。
圖4是本發(fā)明的第2實施形態(tài)所涉及的半導體集成電路裝置的制造方法的按工序排列的剖面圖。
圖5是本發(fā)明的第2實施形態(tài)所涉及的半導體集成電路裝置的制造方法的按工序排列的剖面圖。
圖6是本發(fā)明的第2實施形態(tài)所涉及的半導體集成電路裝置的制造方法的按工序排列的剖面圖。
圖7是本發(fā)明的第2實施形態(tài)所涉及的半導體集成電路裝置的制造方法的按工序排列的剖面圖。
圖8是現(xiàn)有的半導體集成電路裝置的剖面圖。
以下依據(jù)附圖對本發(fā)明的第1實施形態(tài)進行說明。
圖1示出了本發(fā)明第1實施形態(tài)所涉及的半導體集成電路裝置的剖面構造。在圖1中，10是由硅形成P型半導體基板，1是P型半導體基板10上的NPN雙極晶體管，2是P型半導體基板10上的P溝MOS晶體管，3是P型半導體基板10上的N溝MOS晶體管，14A是在淀積于P型半導體基板10的整個面上的N型半導體的外延層內的元件隔離區(qū)域內用離子注入和熱處理形成的使之達到P型半導體基板10的器件隔離層，14B是在淀積于P型半導體基板10上的整個面上的N型半導體的外延層內，用離子注入和熱處理形成的使之到達P型半導體基板的P型阱層，15A、15B、15C、15D和15E是使器件隔離的LOCOS膜。下邊對NPN雙極晶體管1、P溝MOS晶體管2和N溝MOS晶體管3這三個器件逐個說明其構造。
首先，在圖1所示的NPN雙極晶體管1中，12A是用離子注入和熱處理在P型半導體基板10上形成的N型埋入集電極層，13A是用離子注入和熱處理在淀積于P型半導體基板10上的整個面上的N型半導體的外延層內形成的N型集電極層，17是自我匹配式地形成的發(fā)射極—基極形成區(qū)域，18A是由已導入P型雜質的多晶硅形成的NPN雙極晶體管1的基極引出電極，19A是由TEOS膜等形成的基極引出電極上表面的絕緣膜，20A是用熱處理使基極引出電極18A氧化而形成的基極引出電極側面部分的氧化膜，21A是用減壓CVD法淀積，用刻蝕形成的基極引出電極側面的硅氮化膜、22A和22B是用減壓CVD法淀積、用刻蝕形成的基極引出電極側面的多晶硅膜，23是通過發(fā)射極引出電極25用熱處理由基極引出電極側面的多晶硅膜22A和22B自我匹配式地形成的發(fā)射極層，24是用熱處理形成的集電極接觸層，25是由已導入N型雜質的多晶硅形成的發(fā)射極引出電極，26是由已導入了N型雜質的多晶硅形成的集電極引出電極，32A是由TEOS膜等形成的基極引出電極的絕緣側壁，33是由基極引出電極的絕緣側壁22A和22B自我匹配式地形成的發(fā)射極引出開口部分，34是通過基極引出電有18A用熱處理導入了雜質的外部基極層，35是用熱處理形成的活性基極層。
其次，在示于圖1的P溝MOS晶體管2中，12B是用離子注入法在P型半導體基板10上形成的N型埋入阱層，13B是上述外延層內的用離子注入和熱處理形成的N型阱層，16C是使上述外延層的表面氧化而形成的第1柵極絕緣膜，18C是由已導入了N型雜質的多晶硅形成的第1柵極電極，19C是由TEOS膜等形成的第1柵極電極上表面的絕緣膜，20C是用熱處理使第1柵極電極18C氧化而形成的第1柵極電極側面部分的氧化膜，21C是用減壓CVD法淀積，用刻蝕法形成的第1柵極電極側面的硅氮化膜，27A是從第1柵極電極側面的硅氮化膜21C為側壁形成的第1LDD層，29A是由TEOS膜等形成的第1柵極電極的絕緣側壁，30A是通過以第1柵極電極的絕緣側壁29A為側壁進行離子注入而自我匹配式地形成的第1源—漏層。
其次，在圖1所示的N溝MOS晶體管3中，14B是上述外延層內的用離子注入和熱處理形成的達到P型半導體基板10的第2P型阱層，16D是使上述外延層的表面氧化而形成的第2柵極絕緣膜，18D是由已導入了N型雜質的多晶硅形成的第2柵極電極，19D是由TEOS膜等形成的第2柵極上表面的絕緣膜，20D是用熱處理使第2柵極電極18D氧化而形成的第2柵極電極側面部分的氧化膜，21D是用減壓CVD法淀積、用刻蝕形成的第2柵極電極側面的硅氮化膜，28A是以第2柵極電極側面的硅氮化膜21D為側壁而形成的第2LDD層，29B是由TEOS膜等形成的第2柵極電極的絕緣側壁，31A是以第2柵極電極的絕緣側壁29B為側壁通過離子注入而自我匹配式地形成的第2源—漏層。
P型半導體基板10是已導入了硼的電阻率約為10Ω·cm的面方位為(100)的硅，在基板上集成有NPN雙極晶體管1、P溝MOS晶體管2、和N溝MOS晶體管3。
NPN雙極晶體管1的N型埋入集電極層12A以面電阻50-150Ω/□導入了砷或者銻這種雜質并形成了1-2μm的結深。P溝MOS晶體管2的N型埋入阱層12B以面電阻50-150Ω/□導入了雜質砷或銻，形成了1-2μm的結深。通過形成N型埋入阱層12B，P溝MOS晶體管2的第1源—漏層30A和P型半導體基板10之間的電耐壓得以改善。
在P型半導體基板10的上部的整個面上，淀積了厚度為0.8-1.5μm的已導入雜質砷或磷，電阻率為1-5Ω·cm的N型外延層。外延層的厚度是N型集電極層13A和N型阱層13B的垂直方向所示的區(qū)域。N型集電極層13A導入了表面濃度為5×1016cm-3左右的雜質磷而形成于外延層上，使得磷雜質可以到達NPN雙極晶體管1的N型埋入集電極層12A，其擴散層的深度為0.8-1.5μm。N型阱層13B在外延層上導入表面濃度約5×1016cm-3的雜質磷而形成，其擴散深度為0.8-1.5μm，使得可達到P溝MOS晶體管2的N型埋入阱層12B。
外延層的厚度、N型埋入集電極層12A和N型阱層13B的雜質濃度，是決定NPN雙極晶體管1的器件耐壓、載流子渡越時間及基極結電容，以及P溝MOS晶體管2的器件耐壓和源—漏結電容等等器件性能的重要參數(shù)，它們可用上述那樣的條件優(yōu)化。
器件隔離層14A在外延層上導入表面濃度為大約7×1016cm-3的硼雜質而形成，其擴散層的深度為1.2-2.0μm，使得可以達到NPN雙極晶體管1的器件隔離區(qū)域的P型半導體基板10。P型阱層14B在外延層上導入表面濃度約7×1016cm-3的雜質硼而形成，其擴散層的深度為1.2-2.0μm，使得可達到N溝MOS晶體管3的P型半導體基板10。
器件隔離層14A和P型阱層14B的擴散層的深度及雜質濃度不僅將決定N溝MOS晶體管3的器件耐壓和結電容等等的器件特性，還將決定NPN雙極晶體管1的器件隔離耐壓。所以，在器件隔離層14A與P型阱層14B的擴散層的深度和雜質濃度不充分的時候，N型埋入集電極層12A和N型埋入阱層12B之間的耐壓將降低。
LOCOS膜15A、15C、15D和15E是在NPN雙極晶體管1、P溝MOS晶體管2和N溝MOS晶體管3的器件隔離區(qū)上，而LO-COS膜15B則是在NPN雙極晶體管1的基極—集電極引出部分隔離區(qū)域上進行選擇性氧化而形成的厚度為400-800nm的器件隔離膜。
在LOCOS膜15B薄的時候，將使NPN雙極晶體管1的基極—集電極間的寄生電容增加。當LOCOS膜15D薄的時候，將使P溝MOS晶體管2和N溝MOS晶體管3的器件隔離耐壓下降。而在厚的時候，LOCOS膜邊沿處的臺階高度增加。
第1柵極氧化膜16C是在P溝MOS晶體管2的外延層的表面上用熱(pyrogenic)氧化法形成的厚約10nm的絕緣膜。第2柵極氧化膜16D是在N溝MOS晶體管3的外延層的表面上用熱氧化法形成的厚度約10nm的絕緣膜。
基板引出電極18A在NPN雙極晶體管1中，一端與外部基極層34相連，另一端在淀積上厚度為300-400nm的多晶硅膜之后，導入雜質硼使面電阻變成為100-200Ω/□并用刻蝕法形成，使得能觸上LOCOS膜15B和15C。
柵極電極18C和18D，在P溝MOS晶體管2和N溝MOS晶體管3上淀積上厚度為300-400nm的多晶硅膜之后，導入N型雜質磷或砷使面電阻變成為20-40Ω/□，然后用刻蝕法形成。
基極引出電極上表面的絕緣膜19A，第1柵極電極上表面的絕緣膜19C和第2柵極電極上表面的絕緣膜19D是在各自的電極上邊淀積上厚120-250nm的TEOS膜等之后，用刻蝕法形成。
在P溝MOS晶體管2中，由第1柵極電極側面部分的氧化膜20C、第1柵極電極側面的硅氮化膜21C和第1柵極電極的絕緣側壁29A形成的厚度為100-200nm的側壁，面對第1柵極電極18C，自我匹配式地形成第1源—漏層30A。
第1源—漏層30A，結深約0.2μm，以表面濃度約1×1020cm-3左右導入雜質硼而形成。第1LDD層27A結深為0.2μm左右，以表面濃度約1×1018cm-3的量級導入雜質硼之后，以第1柵極電極側面的硅氮化膜21C為側壁而形成。
在N溝MOS晶體管3中，由第2柵極電極側面部分的氧化膜20D、第2柵極電極側面的硅氮化膜21D和第2柵極電極的絕緣側壁29B形成的厚度為100-200nm的側壁，面對第2柵極電極18D自我匹配式地形成第2源—漏層31A。
第2源—漏層31A結深為約0.1μm，以表面濃度約1×1020cm-3導入雜質砷而形成。第2LDD層28A結深約0.2μm，以表面濃度約1×1018cm-3導入雜質磷，然后以第2柵極電極側面的硅氮化膜21D為側壁而形成。
借助于這些LDD構造可以改善P溝MOS晶體管2和N溝MOS晶體管3的耐熱載流子性，同時，如前所述，通過使第1柵極電極的絕緣側壁29A和第2柵極電極的絕緣側壁29B的厚度優(yōu)化為100-200nm的辦法，可以使耐熱載流子性和飽和漏極電流值等器件特性作得令人滿意。
在NPN雙極晶體管1中，由厚度為15-30nm的第1基極引出電極側面部分的氧化膜20A、厚度為40-80nm的第1基極引出電極側面的硅氮化膜21A以及厚度為大約200nm的第1基極引出電極側面的多晶硅膜22A這三層形成的厚度為200-300nm的側壁，自我匹配式地形成發(fā)射極引出開口部分33。
發(fā)射極引出電極25和集電極引出電極26，膜厚為150-300nm，在導入了使面電阻變成150—300Ω/□的N型雜質砷后用刻蝕法形成。
外部基極層34結深為0.2-0.4μm，從基極引出電極18A導入表面濃度變成1×1020cm-3～3×1020cm-3的雜質硼而形成。
活性基極層35結深為0.15～0.25μm，通過導入表面濃度變?yōu)?×1019cm-3～3×1019cm-3的雜質硼而形成。
發(fā)射極層23結深為0.05～0.1μm，通過從發(fā)射極引出電極25導入表面濃度變成1×1020cm-3～3×1020cm-3的雜質砷而形成。
集電極接觸層24結深為0.05～0.1μm，通過從集電極引出電極26導入表面濃度變成1×1020cm-3～3×1020cm-3的雜質砷而形成。
如前所述，在基極引出電極18A的側面上通過從基極引出電極18A的側面部分形成由依次為基極引出電極側面部分的氧化膜20A、基極引出電極側面的硅氮化膜21A和基極引出電極側面的多晶硅膜22A這三層組成的側壁，面對基極引出電極18A和外部基極層34，自我匹配式地形成發(fā)射極引出開口部分33和發(fā)射極層23，同時，基極引出電極側面部分的氧化膜20A和基極引出電極側面的硅氮化膜21A將成為基極引出電極18A和發(fā)射極引出電極25之間的電絕緣膜。
本實施形態(tài)的特征是由于用兩層薄的絕緣膜構成現(xiàn)有技術的基極引出電極18A的側壁的厚的絕緣膜，放加在發(fā)射極—基極結的周邊部分的使絕緣膜收縮的應力減少，故可以抑制發(fā)生于發(fā)射極—基極之間的泄漏。還有，通過用作為導體的多晶硅來構成基極引出電極18A的側面的靠近發(fā)射極引出25的一側的辦法，發(fā)射極引出開口部分33的多晶硅的實際直徑變大，故縱橫比(發(fā)射極引出開口部分的高度與直徑之比)變小，所以由多晶硅形成的發(fā)射極引出電極25的發(fā)射極電阻降低。
此外，通過和形成于基極引出電極18A的側面的多晶硅膜22A的同一工序在延伸到LOCOS膜15B一側的側面上也已形成的多晶硅膜在未被除去的情況下，充分地考慮到了介以作為導體的該多晶硅膜與別的布線層之間泄漏或者增大寄生電容從而使NPN雙極晶體管1的特性惡化的事項，而由于上述多晶硅膜通過形成第1柵極電極的絕緣側壁29A的工序被去除，故無需特地增加工序就可以回避這一問題。
NPN雙極晶體管1的基極引出電極18A的由3層構成的側壁，在側壁的厚度厚時將使基極電阻增加，而薄的時候，則將增大高雜質濃度的外部基極層34所影響的載流子渡越時間。決定NPN雙極晶體管1的動作特性的第1參數(shù)的由3層組成的側壁的厚度，如前所述被優(yōu)化為200～300nm。此外，決定P溝MOS晶體管2和N溝MOS晶體管3的動作特性的第2參數(shù)的、第1柵極電極18C和第2柵極電極18D的側壁的厚度，如前所述被優(yōu)化為100-200nm，使NPN雙極晶體管1和MOS晶體管2與3的各個電極的側壁的厚度獨立地優(yōu)化的效果極其之大。
下邊，參照附圖對本發(fā)明的第2實施例形態(tài)進行說明。
圖2～圖7是本發(fā)明的第2實施形態(tài)所涉及的半導體集成電路裝置的制造方法的按工序順序排列的剖面圖。在圖2中，10為用硅形成的P型半導體基板，11是在P型半導體基板10上整個面地淀積的N型半導體的外延層，1為P型半導體基板10上的NPN雙極晶體管，2為P型半導體基板10上的P溝MOS晶體管，3為P型半導體基板10上的N溝MOS晶體管，12A是在P型半導體基板10的上部形成的NPN雙極晶體管1的埋入集電極層，12B是在P型半導體基板10的上部形成的P溝MOS晶體管2的N型埋入阱層。
以下所示本實施形態(tài)所涉及的半導體集成電路裝置的構成如下在由已導入了硼的電阻率為10Ω·cm左右、而方位為(100)的硅形成的P型半導體基板10上邊，集成NPN雙極晶體管1、P溝MOS晶體管2和N溝MOS晶體管3。
首先，在P型半導體基板10的表面上，用光刻技術在光刻膠的將要形成NPN雙極晶體管1、P溝MOS晶體管2的區(qū)域開出窗口。以此光刻膠圖形作為掩模，由P型半導體基板10的表面注入砷或銻的離子。離子注入劑量約為1×1015cm-2、加速能量為40～60KeV。
其次，用使用了氧氣的等離子體灰化法除去光刻膠之后，在溫度1150～1200℃下進行15～30分左右的熱處理，以形成結深為1～2μm，面電阻為50150Ω/□的N型埋入集電極層12A和N型埋入阱層12B。
接著，在P型半導體基板10的表面上用雜質砷或磷淀積厚度為0.8～1.5μm、電阻率為1～5Ω·cm的N型外延層11。N型外延層用二氯硅烷與砷化三氫(arsine)的混合氣體，在溫度為1050℃、壓力為80×133.322Pa左右的條件下進行淀積。
其次，在圖3中，在說明了圖2中所沒有的新增標號之后，將說明制造方法。13A是在N型外延層11的上部形成的N型集電極層，13B是在N型外延層11的上部形成的N型阱層，14A是在N型外延層11的上部形成的使之到達P型半導體基板10的器件隔離層，14B是在N型外延層11的上部形成的使之達到P型半導體基板10的N溝MOS晶體管3的P型阱層，15A、15B15C、15D和15E是使各器件隔離的LOCOS膜，16A是使N型外延層11的表面氧化而形成的絕緣膜，16C是使N型外延層11的表面氧化而形成的P溝MOS晶體管2的第1柵極絕緣膜，16D是使N型外延層11的表面氧化而形成的N溝MOS晶體管3的第2柵極絕緣膜。
首先，在N型外延層11的表面上用光刻技術在光刻膠的要形成NPN雙極晶體管1、P溝MOS晶體管2的指定區(qū)域上開窗口。以此光刻膠圖形為掩膜，從N型外延層11的表面注入磷離子。離子注入劑量約為1×1013cm-2，加速能量約為100KeV。
其次，在用使用了氧氣的等離子體灰化法除掉光刻膠之后，在NPN雙極晶體管1的器件隔離區(qū)域和N溝MOS晶體管3的形成區(qū)域上用光刻技術在光刻膠上開窗口，并以此光刻膠圖形為掩模注入硼離子。離子注入的劑量為1×1013cm-2～2×1013cm-2，加速能量約為20KeV。在用使用氧氣的等離子體灰化法除掉光刻膠之后，在氮氣氛中以約1000℃的溫度進行90～150分鐘的熱處理。
用這種辦法，就形成了達到NPN雙極晶體管1的N型埋入集電極層12A的、擴散層的深度為0.8～1.5μm且表面濃度約為5×1016cm-3的N型集電極層13A和達到P溝MOS晶體管2的N型埋入阱層12B的、擴散層的深度為0.8～1.5μm、表面濃度約5×1016cm-3的N型阱層13B。此外，還在NPN雙極晶體管1的器件隔離區(qū)域上形成了達到P型半導體基板10的、擴散層的深度為1.2～2.0μm、表面濃度約7×1016cm-3的器件隔離層14A和N溝MOS晶體管3的達到P型半導體基板10的、擴散層的深度為1.2～2.0μm，表面濃度約7×1016cm-3的P型阱層14B。
其次，在外延層11的表面上形成生成LOCOS膜時用作選擇性掩模的硅氮化膜。硅氮化膜利用二氯硅烷和氨的混合氣體用減壓CVD法淀積約120nm的厚度。在此硅氮化膜上用光刻技術，以P溝MOS晶體管2、N溝MOS晶體管3和NPN雙極晶體管1的器件隔離區(qū)域以及NPN雙極晶體管1的基極集電極引出部分隔離區(qū)域的指定的光刻膠圖形為掩模，用干蝕法除去硅氮化膜。干蝕中用鹵化碳氣體和溴系氣體的混合氣全。借助于這種干蝕技術來除去器件隔離區(qū)域的指定位置的硅氮化膜。在用氧等離子體灰化法除掉光刻膠之后，在約1050℃的溫度下進行大約60分鐘的熱氧化，形成用于進行器件隔離的LOCOS膜15A、15B、15C、15D和15E。這些LOCOS膜的膜厚為400～800nm。
其次，在用磷酸液體除掉硅氮化膜之后，在要形成P溝MOS晶體管2的指定區(qū)域上用光刻技術開光刻膠窗口、并以此光刻膠圖形為掩模，以約4×1012cm-2的劑量進行加速能量約20KeV的硼離子注入。這種摻雜是為了控制P溝MOS晶體管2的閾值電壓。在用氧等離子體灰化法除去了光刻膠之后，同樣，在將要形成N溝MOS晶體管3的指定區(qū)域上，用光刻技術開光刻膠窗口、并以此光刻膠圖形為掩模，以約3×1012cm-2的劑量進行加速能量約40KeV的硼離子注入。以此來控制N溝MOS晶體管3的閾值電壓。借助于上述閾值控制的離子注入，P溝MOS晶體管2的閾值電壓將成為-0.5～-0.8V，N溝MOS晶體管3的閾值電壓將成為0.5-0.8V。
其次，在用氧等離子體灰化法除掉光刻膠之后，在N型處延層11上的整個面上在溫度約900℃下進行約30發(fā)鐘的熱氧化，以形成厚度約10nm的絕緣膜16A、第1柵極絕緣膜16C和第2柵極絕緣膜16D。
其次，在圖4中，在對圖3中所沒有的標號進行了說明之后，說明制造方法。17是自我匹配式地形成的發(fā)射極—基極形成區(qū)域，18A是由多晶硅形成的NPN雙極晶體管1的基極引出電極，18C是P溝MOS晶體管2的由多晶硅形成的第1柵極電極，18D是N溝MOS晶體管3的由多晶硅形成的第2柵極電極，19A是NPN雙極晶體管1的由TEOS膜形成的基極引出電極上表面的絕緣膜，19C是P溝MOS晶體管2的由TEOS膜形成的第1柵極電極上表面的絕緣膜，19D是N溝MOS晶體管3的由TEOS膜形成的第2柵極電極上表面的絕緣膜，20A是NPN雙極晶體管1的用熱處理使之氧化而形成的基極引出電極側面部分的氧化膜，20C是P溝MOS晶體管2的用熱處理使之氧化而形成的第1柵極電極側面部分的氧經(jīng)膜，20D是N溝MOS晶體管3的用熱處理使之氧化而形成的第2柵極電極側面部分的氧化膜，34是NPN雙極晶體管1的外部基極層，35是NPN雙極晶體管1的活性基極層。
首先，以使用了光刻技術的指定的光刻膠圖形為掩模，用氟化銨和氟酸的混合液進行選擇性刻蝕以除去NPN雙極晶體管1的區(qū)域的示于圖3的絕緣膜16A。
其次，在用氧等離子體灰化法除掉光刻膠以后，在外延層11上的整個面上用利用了硅烷氣體的減壓CVD法淀積一層厚度為300～400nm的用于形成各個器件電極的多晶硅膜。然后，以NPN雙極晶體管1的指定的光刻膠圖形為掩模，以5×1015cm-2～1×1016cm-2的劑量進行加速能量為40KeV左右的硼離子注入。然后，用氧等離子體灰化法除去光刻膠。其次，以P溝MOS晶體管2和N溝MOS晶體管3的指定的光刻膠圖形為掩模，進行劑量為1.5×1016cm-2～3×1016cm-2加速能量為40KeV左右的磷離子注入。
接著，在用氧等離子體灰化法除掉光刻膠以后，在已淀積的多晶硅膜上的整個面上，應用TEOS和氧的混合氣體用700℃左右的減壓CVD法淀積厚度為120～250nm的氧化膜。其次，以指定的光刻膠圖形為掩模，用CHF3、氨和氧的混合氣體對已淀積好的氧經(jīng)膜進行干蝕。接著應用SF6和C2ClF5的混合氣體對已淀積好的多晶硅膜進行各向異性刻蝕，以形成NPN雙極晶體管1的面電阻為100-200Ω/□的基極引出電極18A，同時，形成P溝MOS晶體管2和N溝MOS晶體管3的面電阻為20～40Ω/□的第1柵極電極18C和第2柵極電極18D。在各電極上形成由厚度為120～250nm的氧化膜構成的絕緣膜19A、19C和19D，同時表成NPN雙極晶體管1的發(fā)射極—基極形成區(qū)域17的開口。
其次，在用氧等離子體灰化法除掉光刻膠圖形之后，通過在氧氣氛中在900℃的溫度下進行30分鐘左右的熱處理，形成厚度為15～30nm的NPN雙極晶體管1的基極引出電極側面部分的氧化膜20A、P溝MOS晶體管2的第1柵極電極側面部分的氧化膜20C和N溝MOS晶體管3的第2柵極電極側面部分的氧化膜20D。
其次，通過在氮氣氛中，在950℃左右的溫度下進行30分鐘左右的熱處理，把NPN雙極晶體管1的基極引出電極18A中的雜質硼導入N型集電極層13A中，形成結深為0.2～0.4μm，表面濃度1×1020cm-3～3×1020cm-3的外部基極層34。
接著，以用光刻技術制得的光刻膠圖形和NPN雙極晶體管1的基極引出電極18A為掩模，向發(fā)射極—基極形成區(qū)域17注入劑量約為1×1013cm-2、加速能量約為10KeV的硼離子以形成結深150～250nm，表面濃度為1×1019cm-3～3×1019cm-3的活性基極層35。隨后，用氧等離子體灰化法除去光刻膠圖形。
其次，在圖5中，在說明了圖4中所沒有的標號之后，說明制造方法，21A是NPN雙極晶體管1的基極引出電極側面的硅氮化膜，21C是P溝MOS晶體管2的第1柵極電極側面的硅氮化膜，21D是N溝MOS晶體管3的第2柵極電極側面的硅氮化膜，22A和22B是NPN雙極晶體管1的基極引出電極側面的多晶硅膜，22E是P溝MOS晶體和2的第1柵極電極側面的多晶硅膜，22F是N溝MOS晶體管3的第2柵極電極側面的多晶硅膜，33是由NPN雙極晶體管1的基極引出電極的絕緣側壁22A和22B自我匹配式地形成的發(fā)射極引出開口部分。
首先，在N型處延層11上的各器件的整個面上用二氯硅烷與氨的混合氣體，用減壓CVD法淀積用于形成40～80nm的各電極側面絕緣膜的硅氮化膜。
其次，通過使用了硅烷氣體的減壓CVD法在已淀積好的硅氮化膜上淀積厚度為200nm左右的多晶硅膜，用以形成NPN雙極晶體管1的基極引出電極18A和P溝MOS晶體管的第一柵極電極18C的側壁。
其次，用SF6和CCL4的混合氣體對已淀積好的多晶硅膜進行各向異性的刻蝕，以形成基極引出電極側面的多晶硅膜22A和22B、第1柵極電極側面的多晶硅膜22E以及第2柵極電極側面的多晶硅膜22F。
接著，用鹵化碳氣體和溴系氣體的混合氣體進行刻蝕并以上述多晶硅膜所構成的側壁為掩模來形成基極引出電極側面的硅氮化膜21A、第1柵極電極側面的硅氮化膜21C和第2柵極電極側面的硅氮化膜21D。
其次，用氟化銨與氟酸的混合液對NPN雙極晶體管1的集電極電極形成區(qū)域和發(fā)射極引出開口部分33以及MOS晶體管2和3的源—漏形成區(qū)域進行腐蝕以除去氧化膜。由此，在NPN雙極晶體管1中形成由基極引出電極側面部分的氧化膜20A、基極引出電極側面的硅氮化膜21A以及基極引出電極側面的多晶硅22A這3層構成的厚度為200-300nm的側壁，同時自我匹配式地形成發(fā)射極引出開口部分33。
本實施形態(tài)的特征是左右NPN雙極晶體管1的基極電阻值和基極中載流子渡越時間的第1參數(shù)可由用以上的工序構成的3層所形成的側壁自我匹配式地決定。
其次，在圖6中，在說明了圖5中所沒有的標號以后，說明制造方法。23是由NPN雙極晶體管1的基極引出電極側面的多晶硅膜22A和22B自我匹配式地形成的發(fā)射極層，24是NPN雙極晶體管1的用熱處理形成的集電極接觸層，25是NPN雙極晶體管1的由多晶硅構成的發(fā)射極引出電極，26是NPN雙極晶體管1的由多晶硅構成的集電極引出電極，27A是P溝MOS晶體管2的以第1柵極電極側面的硅氮化膜21C為側壁而形成的第1LDD層，28A是N溝MOS晶體管3的以第2柵極電極側面的硅氮化膜21D為側壁而形成的第2LDD層。
首先，在N型外延層11上的各個器件的整個面上，通過使用了硅烷氣體的減壓CVD法淀積膜厚為150～300nm的、用于形成發(fā)射極引出電極25和集電極引出電極26的多晶硅膜。在已淀積好的硅膜上以1×1616cm-2的劑量和60KeV左右的加速能量進行砷離子注入。
其次，在氮氣氛中，在900℃的溫度下進行30-60分鐘的熱處理，使已淀積好的硅膜中的雜質砷向NPN雙極晶體管1的N型集電極層13A中擴散形成集電極接觸層24，此外還向活性基極層35中擴散形成發(fā)射極層23。集電極接觸層24和發(fā)射極層23的結深為50～1O0nm、表面濃度為1×1020cm-3～3×1020cm-3。
其次，以用光刻技術制成的指定的光刻膠圖形為掩模用HCl、HBr和氧的混合氣體，用壓力為100×133.322mPa-200×133.322mPa對已淀積好的多晶硅膜進行RF刻蝕，形成面電阻為150～300Ω/□的NPN雙極晶體管1的發(fā)射極引出電極25和集電極引出電極26。
接著，連續(xù)進行與上述刻蝕相同條件的RF刻蝕，以除去除NPN雙極晶體管1的發(fā)射極—基極形成區(qū)域17之外的基極引出電有18A的側面、P溝MOS晶體管2的第1柵極電極側面的多晶硅膜22E以及N溝MOS晶體管3的第2柵極電極側面的多晶硅膜22F。其后，用氧等離子體灰化法除去光刻膠。
其次，以用光刻技術制成的光刻膠圖形和P溝MOS晶體管2的第1柵極電極側面的硅氮化膜21C用作掩模，以5×1012cm-2左右的劑量和20KeV左右的加速能量進行硼離子注入，面對第1柵極電極側面的硅氮化膜21C自我匹配式地形成P溝MOS晶體管2的第1LDD層27A。第1LDD層27A的結深為0.2μm左右，表面濃度為1×1018cm-3。其后，用氧等離子體灰化法除去光刻膠。
其次，以用光刻技術制成的光刻膠圖形和N溝MOPS晶體管3的第2柵極電極側面的硅氮化膜21D為掩模進行劑量約1×1013cm-2，加速能量約40KeV的磷離子注入，面對第2柵極電極側面的硅氮化膜21D自我匹配式地形成N溝MOS晶體管3的第2LDD層28A。經(jīng)2LDD層28A的結深為0.2μm左右，表面濃度約為1×1018cm-3。之后，用氧等離子體灰化法除去光刻膠。
本實施形態(tài)的特征是由于把現(xiàn)有技術的發(fā)射極引出電極18A的側壁的厚的絕緣膜作成了兩層薄絕緣膜，故加在發(fā)射極—基極結周邊部分的使絕緣膜收縮的應力減小，因而得以抑制發(fā)射極—基極間的泄漏等等。此外，由于把靠近基極引出電極18A側面的發(fā)射極引出電極25的側壁做成了作為導體的多晶硅，發(fā)射極引出開口部分33的實際直徑變大，所以縱橫比(發(fā)射極引出開口部分的高度與直徑之比)變小，因而使由多晶硅構成的發(fā)射極引出電極25的發(fā)射極電阻降低。
此外，在NPN雙極晶體管1的發(fā)射極—基極形成區(qū)域17之外的基極引出電極18A的側面形成的多晶硅膜，在未除去時，有可能因經(jīng)由作為導體的該多晶硅膜與別的導體層之間泄漏，或者使寄生電容增大等等使NPN雙極晶體管1的特性惡化。但是，由于該多晶硅膜已用除掉第1柵極電極側面的多晶硅膜22E等的工序除掉，故無需特別增加工序就可以避免這一問題。
其次，在圖7中，在說明了圖6中所沒有的標號之后，說明制造方法。29A是P溝MOS晶體管2的由TEOS膜構成的第1柵極電極的絕緣側壁，29B為N溝MOS晶體管3的由TEOS膜構成的第2柵極電極的絕緣側壁，30A是以P溝MOS晶體管2的第1柵極電極的絕緣側壁29A為側壁自我匹配式地形成的第1源—漏層，31A是以N溝MOS晶體管3的第2柵極電極的絕緣側壁29B為側壁自我匹配式地形成的第2源—漏層，32A為NPN雙極晶體管1的用TEOS膜構成的基極引出電極的絕緣側壁。
首先，在N型外延層11上的各個器件的整個面上用TEOS和氧氣的混合氣全用溫度為700℃的減壓CVD法淀積厚度約150nm，用于形成柵極電極側壁的絕緣膜的氧化膜。
其次，用CHF3、氧和氦的混合氣體對已淀積好的氧化膜進行各向異性刻蝕，形成P溝MOS晶體管2的第1柵極電極的絕緣側壁29A、N溝MOS晶體管3的第2柵極電極的絕緣側壁29B以及NPN雙極晶體管1的基極引出電極的絕緣側壁32A。
用這種方法，就形成了由P溝MOS晶體管2的第1柵極電極側面部分的氧化膜20C、第1柵極電極側面的硅氮化膜21C以及第1柵極電極的絕緣側壁29A這3層構成的側壁。此外，還形成了由N溝MOS晶體管3的第2柵極電極側面部分的氧化膜20D、第2柵極電極側面的硅氮化膜21D和第2柵極電極的絕緣側壁29B這3層構成的側壁。
本實施形態(tài)的特征是左右P溝MOS晶體管2的耐熱載流子性及飽和漏極電流值的第2參數(shù)可由在以上的工序中形成的3層組成的側壁自我匹配式地決定。此外，在N溝MOS晶體管3中也與此相同。因而，可以獨立地決定NPN雙極晶體管1的動作特性的第1參數(shù)和決定P溝MOS晶體管2與N溝MOS晶體管3的動作特性的第2參數(shù)，并可得到各自的最佳值。
其次，以用光刻技術制成的光刻膠圖形和P溝MOS晶體管2的第1柵極電極的絕緣側壁29A為掩模，以劑量5×1015cm-2左右和加速能量為10KeV左右注入硼離子，面對第1柵極電極的絕緣側壁29A自我匹配式地形成P溝MOS晶體管2的第1源—漏層30A。第1源—漏層30A的結深約0.2μm，表面濃度約1×1020cm-3。
其次，在用氧等離子體灰化法除去了光刻膠以后，以用光刻技術形成的光刻膠圖形和N溝MOS晶體管3的第2柵極電極的絕緣側壁29B為掩模，進行劑量為約5×1015cm-2、加速能量約為40KeV的砷離子注入，面對第2柵極電極的絕緣側壁29B自我匹配式地形成N溝MOS晶體管3的第2源—漏層31A。第2源漏層31A的結深為約0.1μm，表面濃度約為1×1020cm-3。之后，用氧等離子體灰化法除去光刻膠。
權利要求
1.一種半導體集成電路裝置，這種半導體集成電路裝置具有形成于同一半導體基板上的雙極晶體管和MOS晶體管、上述雙極晶體管有被連接到把基極層圍在里邊的外部基極層上的、上表面上具有第1絕緣膜，在側面上具有第1側壁的基極引出電極和由上述第1側壁自我匹配式地形成的發(fā)射極層及發(fā)射極引出電極、上述MOS晶體管有在上表面上具有第2絕緣膜，同時在側面上具有第2側壁的柵極電極和由上述第2側壁自我匹配式地形成的源—漏層、上述第1側壁由基極引出電極一側的第3絕緣和非基極引出電極一側的導體膜構成、上述第2側壁由與上述第3絕緣膜用同一工序形成的第4絕緣膜構成。
2.在權利要求1的半導體集成電路裝置中，上述第2側壁由柵極電極一側的上述第4絕緣膜和非柵極電極一側的第5絕緣膜構成。
3.在權利要求2的半導體集成電路裝置中；上述第5絕緣膜是硅氧化膜。
4.在權利要求1的半導體集成電路裝置中、上述第2側壁還形成于上述基極引出電極延伸到包圍上述外部基極的器件隔離膜上一側的側面上。
5.在權利要求1的半導體集成電路裝置中、上述第3絕緣膜由靠近上述基極引出電極的一側開始順次形成的上述電極的氧化膜和硅氮化膜構成。
6.在權利要求1的半導體集成電路裝置中、上述導體膜由多晶硅構成。
7.一種半導體集成電路裝置的制造方法、該方法具有下述8個工序，第1工序，用地在半導體基板上形成使雙極晶體管和MOS晶體管絕緣的器件隔離膜，同時，在除該器件隔離膜以外的器件區(qū)域上形成柵極絕緣膜、第2工序，用于在用刻蝕法除去將要形成雙極晶體管的區(qū)域的上述柵極絕緣膜之后，在上述半導體基板上的整個面上順次淀積第1導體膜和第1絕緣膜、第3工序，用于對上述第1絕緣膜和第1導體膜進行刻蝕、形成上述雙極晶體管的基極引出電極和該基極引出電極上的絕緣膜，以及上述MOS晶體管的柵極電極和該柵極電極上的絕緣膜、第4工序，用于在上述基極引出電極的側面、被基極引出電極圍起來的發(fā)射極形成區(qū)域的上面和柵極電極的側面上形成了第2絕緣膜之后，在上述半導體基板上的整個面上順次淀積第3絕緣膜和第2導體膜、第5工序，用于對上述第2導體膜進行刻蝕，以在上述基極電極的側面和柵極電極的側面上形成由第2絕緣膜、第3絕緣膜和第2導體膜構成的第1側壁、第6工序，用于以上述第1側壁為掩模，用刻蝕法除去上述發(fā)射極形成區(qū)域和源—漏形成區(qū)域上的上述第3絕緣膜和第2絕緣膜，以此來自我匹配式地形成發(fā)射極引出電極的開口部分、第7工序，用于在上述半導體基板上全面地淀積上第3導體膜之后，通過對該第3導體膜進行選擇性的刻蝕，在上述發(fā)射極引出電極的開口部分上形成發(fā)射極引出電極，同時，用刻蝕法除去被上述發(fā)射極引出電極所覆蓋的上述基極引出電極側面以外的該基極電極的側面和柵極電極側面上的上述第1側壁內的上述第2導體膜以形成第2側壁、第8工序、用于由上述第2側壁自我匹配式地形成上述源—漏形成區(qū)域。
8.權利要求7的半導體集成電路裝置的制造方法，該方法在上述第7工序之后還有一個工序，用于在上述半導體基板上的整個面上淀積上第4絕緣膜之后，對第4絕緣膜進行刻蝕，以在上述柵極電極的側面上形成由上述第2絕緣膜、第3絕緣膜和第4絕緣膜構成的第2側壁。
全文摘要
在P型半導體基板上集成有雙極晶體管和CMOS晶體管。雙極晶體管具有基極引出電極側面部分的氧化膜、基極引出電極側面的硅氮化膜和基極引出電極側面的多晶硅膜。CMOS晶體管具有柵極電極側面部分的氧化膜、柵極電極側面的硅氮化膜和柵極電極的絕緣側壁?；鶚O引出電極側面的硅氮化膜與柵極電極側面的硅氮化膜用同一工序形成。
文檔編號H01L21/8249GK1137175SQ9512026
公開日1996年12月4日 申請日期1995年11月27日 優(yōu)先權日1995年5月29日
發(fā)明者澤田茂樹, 古田孝司 申請人:松下電子工業(yè)株式會社