本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體而言涉及一種半導(dǎo)體器件及其制造方法。

背景技術(shù)：

隨著CMOS器件尺寸的不斷縮小，促進了三維設(shè)計如鰭片場效應(yīng)晶體管(FinFET)的發(fā)展。相對于現(xiàn)有的平面晶體管，F(xiàn)inFET器件在溝道控制以及降低短溝道效應(yīng)等方面具有更加優(yōu)越的性能。當(dāng)器件發(fā)展到14nm技術(shù)節(jié)點時，F(xiàn)inFET器件由于其優(yōu)越的性能而成為了主流器件。

然而，隨著半導(dǎo)體器件尺寸的不斷縮小，F(xiàn)inFET器件的閾值電壓(Vt)調(diào)節(jié)離子注入的實現(xiàn)變的越來越來難，主要是因為離子注入對鰭片的損傷很難控制，以及很難避免的陰影效應(yīng)(shadow effect)。

28nm技術(shù)節(jié)點之前的制程離子注入和摻雜雜質(zhì)激活仍然是主流的用于調(diào)節(jié)閾值電壓的方法，并且閾值電壓調(diào)節(jié)離子注入仍然被應(yīng)用于FinFET器件，但是在其工藝過程中，必須非常小心謹慎來避免對鰭片造成損傷。這就意味著必須很好的控制摻雜雜質(zhì)劑量、摻雜深度和輪廓以及雜質(zhì)激活熱量預(yù)算等所有參數(shù)。甚至通過微調(diào)離子注入也很難避免陰影效應(yīng)的產(chǎn)生。

因此，有必要提出一種新的半導(dǎo)體器件的制造方法，以解決上述技術(shù)問題。

技術(shù)實現(xiàn)要素：

在發(fā)明內(nèi)容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。

針對現(xiàn)有技術(shù)的不足，本發(fā)明實施例一中提供一種半導(dǎo)體器件的制造方法，所述方法包括：

提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底的表面上形成有鰭片；

在所述半導(dǎo)體襯底上依次形成覆蓋所述鰭片的溝道柵極區(qū)域的高k介電層、功函數(shù)調(diào)制層和金屬柵極，其中，

對于PMOS，所述功函數(shù)調(diào)制層包括第一功函數(shù)調(diào)制層，對于NMOS，所述功函數(shù)調(diào)制層包括第二功函數(shù)調(diào)制層。

進一步，對于PMOS，所述功函數(shù)調(diào)制層包括自下而上鋁含量由低到高逐漸變化的鋁摻雜的第一功函數(shù)調(diào)制層，對于NMOS，所述功函數(shù)調(diào)制層包括自下而上氮含量由低到高逐漸變化的氮摻雜的第二功函數(shù)調(diào)制層。

進一步，對于PMOS，形成所述功函數(shù)調(diào)制層的步驟包括：

形成由第一功函數(shù)調(diào)制層、鋁摻雜的第一功函數(shù)調(diào)制層和第一功函數(shù)調(diào)制層依次組成的第一疊層的步驟。

進一步，對于PMOS，形成所述功函數(shù)調(diào)制層的步驟還包括：多次循環(huán)執(zhí)行形成所述第一疊層的步驟。

進一步，所述鋁摻雜的第一功函數(shù)調(diào)制層中鋁的含量從5％逐漸調(diào)節(jié)到20％。

進一步，所述第一功函數(shù)調(diào)制層的材料包括氮化鈦TiN。

進一步，對于NMOS，形成所述功函數(shù)調(diào)制層的步驟包括：

形成由第一功函數(shù)調(diào)制層、鋁摻雜的第一功函數(shù)調(diào)制層和第一功函數(shù)調(diào)制層依次組成的第二疊層的步驟。

進一步，對于NMOS，形成所述功函數(shù)調(diào)制層的步驟還包括：多次循環(huán)執(zhí)行形成所述第二疊層的步驟。

進一步，氮摻雜的第二功函數(shù)調(diào)制層中氮的含量從5％逐漸調(diào)節(jié)到15％。

進一步，其特征在于，所述第二功函數(shù)調(diào)制層的材料包括TiAl。

進一步，還包括在所述高k介電層和所述功函數(shù)調(diào)制層之間形成覆蓋層，以及在所述功函數(shù)調(diào)制層和金屬柵極之間形成阻擋層的步驟。

本發(fā)明實施例二提供一種如前述的制造方法形成的半導(dǎo)體器件， 包括：

半導(dǎo)體襯底，位于所述半導(dǎo)體襯底的表面上形成有鰭片；

依次位于所述半導(dǎo)體襯底上并覆蓋所述鰭片的溝道柵極區(qū)域的高k介電層、功函數(shù)調(diào)制層和金屬柵極，對于PMOS，所述功函數(shù)調(diào)制層包括第一功函數(shù)調(diào)制層，對于NMOS，所述功函數(shù)調(diào)制層包括第二功函數(shù)調(diào)制層。

進一步，對于PMOS，所述功函數(shù)調(diào)制層包括自下而上鋁含量由低到高逐漸變化的鋁摻雜的第一功函數(shù)調(diào)制層，對于NMOS，所述功函數(shù)調(diào)制層包括自下而上氮含量由低到高逐漸變化的氮摻雜的第二功函數(shù)調(diào)制層。

進一步，所述第一功函數(shù)調(diào)制層為氮化鈦，所述第二功函數(shù)調(diào)制層為TiAl。

進一步，對于PMOS，所述功函數(shù)調(diào)制層包括：由第一功函數(shù)調(diào)制層、鋁摻雜的第一功函數(shù)調(diào)制層和第一功函數(shù)調(diào)制層依次組成的第一疊層。

進一步，對于PMOS，所述功函數(shù)調(diào)制層由多個所述第一疊層組成。

進一步，所述鋁摻雜的第一功函數(shù)調(diào)制層中鋁的含量從5％逐漸調(diào)節(jié)到20％。

進一步，對于NMOS，所述功函數(shù)調(diào)制層包括：

由第二功函數(shù)調(diào)制層、氮摻雜的第二功函數(shù)調(diào)制層和第二功函數(shù)調(diào)制層依次組成的第二疊層。

進一步，對于NMOS，所述功函數(shù)調(diào)制層由多個所述第二疊層組成。

進一步，氮摻雜的第二功函數(shù)調(diào)制層中氮的含量從5％逐漸調(diào)節(jié)到15％。

綜上所述，根據(jù)本發(fā)明的制造方法，采用形成功函數(shù)調(diào)制層的方法來實現(xiàn)對FinFET器件閾值電壓的調(diào)制，而不使用閾值電壓離子注入步驟，可以避免離子注入對鰭片造成損傷以及陰影效應(yīng)產(chǎn)生的負面影響，同時采用本發(fā)明的制造方法可以形成具有多閾值電壓金屬柵極的半導(dǎo)體器件，進而可顯著提高器件的良率和性能。

附圖說明

本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的原理。

附圖中：

圖1A-圖1B為本發(fā)明的一個實施例的一種半導(dǎo)體器件的制造方法的相關(guān)步驟形成的結(jié)構(gòu)的剖視圖，其中圖1A對應(yīng)PMOS，圖1B對應(yīng)NMOS；

圖2A-圖2B為本發(fā)明的另一個實施例的一種半導(dǎo)體器件的制造方法的相關(guān)步驟形成的結(jié)構(gòu)的剖視圖；

圖3A-圖3D為根據(jù)本發(fā)明的制造方法形成的功函數(shù)調(diào)制層的剖視圖，其中圖3A-圖3B對應(yīng)PMOS，圖3C-圖3D對應(yīng)NMOS；

圖4為本發(fā)明的一個實施例的一種半導(dǎo)體器件的制造方法的示意性流程圖。

具體實施方式

在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。

應(yīng)當(dāng)理解的是，本發(fā)明能夠以不同形式實施，而不應(yīng)當(dāng)解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發(fā)明的范圍完全地傳遞給本領(lǐng)域技術(shù)人員。在附圖中，為了清楚，層和區(qū)的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標(biāo)記表示相同的元件。

應(yīng)當(dāng)明白，當(dāng)元件或?qū)颖环Q為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或?qū)訒r，其可以直接地在其它元件或?qū)由稀⑴c之相鄰、連接或耦合到其它元件或?qū)樱蛘呖梢源嬖诰娱g的元件或?qū)?。相反，?dāng)元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或?qū)訒r，則不存在居間的元件或?qū)?。?yīng)當(dāng)明白，盡管可使用術(shù)語第一、第二、第三等描述各種元件、部件、區(qū)、層和/或部分，這些元件、部件、區(qū)、層和/或部分不應(yīng)當(dāng)被這些 術(shù)語限制。這些術(shù)語僅僅用來區(qū)分一個元件、部件、區(qū)、層或部分與另一個元件、部件、區(qū)、層或部分。因此，在不脫離本發(fā)明教導(dǎo)之下，下面討論的第一元件、部件、區(qū)、層或部分可表示為第二元件、部件、區(qū)、層或部分。

空間關(guān)系術(shù)語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關(guān)系。應(yīng)當(dāng)明白，除了圖中所示的取向以外，空間關(guān)系術(shù)語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉(zhuǎn)，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向為在其它元件或特征“上”。因此，示例性術(shù)語“在...下面”和“在...下”可包括上和下兩個取向。器件可以另外地取向(旋轉(zhuǎn)90度或其它取向)并且在此使用的空間描述語相應(yīng)地被解釋。

在此使用的術(shù)語的目的僅在于描述具體實施例并且不作為本發(fā)明的限制。在此使用時，單數(shù)形式的“一”、“一個”和“所述/該”也意圖包括復(fù)數(shù)形式，除非上下文清楚指出另外的方式。還應(yīng)明白術(shù)語“組成”和/或“包括”，當(dāng)在該說明書中使用時，確定所述特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數(shù)、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術(shù)語“和/或”包括相關(guān)所列項目的任何及所有組合。

這里參考作為本發(fā)明的理想實施例(和中間結(jié)構(gòu))的示意圖的橫截面圖來描述發(fā)明的實施例。這樣，可以預(yù)期由于例如制造技術(shù)和/或容差導(dǎo)致的從所示形狀的變化。因此，本發(fā)明的實施例不應(yīng)當(dāng)局限于在此所示的區(qū)的特定形狀，而是包括由于例如制造導(dǎo)致的形狀偏差。例如，顯示為矩形的注入?yún)^(qū)在其邊緣通常具有圓的或彎曲特征和/或注入濃度梯度，而不是從注入?yún)^(qū)到非注入?yún)^(qū)的二元改變。同樣，通過注入形成的埋藏區(qū)可導(dǎo)致該埋藏區(qū)和注入進行時所經(jīng)過的表面之間的區(qū)中的一些注入。因此，圖中顯示的區(qū)實質(zhì)上是示意性的，它們的形狀并不意圖顯示器件的區(qū)的實際形狀且并不意圖限定本發(fā)明的范圍。

為了徹底理解本發(fā)明，將在下列的描述中提出詳細的步驟以及詳 細的結(jié)構(gòu)，以便闡釋本發(fā)明提出的技術(shù)方案。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。

實施例一

下面，參照圖1A-圖1B、圖2A-圖2B、圖3A-圖3D和圖4來描述本發(fā)明的一個實施例提出的一種半導(dǎo)體器件的制造方法。

示例性地，本發(fā)明的一個實施例的半導(dǎo)體器件的制造方法，包括如下步驟：

首先，執(zhí)行步驟S401，提供半導(dǎo)體襯底，在所述半導(dǎo)體襯底的表面上形成有鰭片。

具體地，所述半導(dǎo)體襯底可以是以下所提到的材料中的至少一種：硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。在所述半導(dǎo)體襯底中還形成有各種阱，以及用于定義有源區(qū)的淺溝槽隔離結(jié)構(gòu)等。

在所述半導(dǎo)體襯底的表面上形成有鰭片，所述鰭片的部分用作半導(dǎo)體器件的溝道區(qū)，所述鰭片為豎立于半導(dǎo)體襯底表面上的柱狀結(jié)構(gòu)，如長方體狀等。

示例性地，形成所述鰭片的方法可以包括以下步驟：

在所述半導(dǎo)體襯底的表面形成圖案化的掩膜層，所述圖案化的掩膜層定義有所述鰭片的圖案，包括鰭片的寬度、長度以及位置等；以所述圖案化的掩膜層為掩膜，刻蝕所述半導(dǎo)體襯底，以形成所述鰭片202p。掩模層通?？梢园〝?shù)種掩模材料的任何一種，包括但不限于：硬掩模材料和光刻膠掩模材料。本實施例中，掩模層包括硬掩模材料。所述硬掩膜材料可以為本領(lǐng)域技術(shù)人員熟知的可以作為硬掩膜的材料，較佳地，硬掩膜材料為氮化硅，硬掩膜材料還可以為氮化硅材料層與其他適合的膜層的疊層等。所述鰭片的材料可以Si、SiGe、Ge或者例如砷化鎵之類的III-V族材料。

接著，執(zhí)行步驟S402，在所述半導(dǎo)體襯底上依次形成覆蓋所述鰭片的溝道柵極區(qū)域的高k介電層101、功函數(shù)調(diào)制層和金屬柵極106，其中，如圖1A所示，對于PMOS，所述功函數(shù)調(diào)制層包括第一功函數(shù)調(diào)制層104p，如圖1B所示，對于NMOS，所述功函數(shù)調(diào)制層包括第二功函數(shù)調(diào)制層104n。

高k介電層101的k值(介電常數(shù))通常為3.9以上，其構(gòu)成材料包括氧化鉿、氧化鉿硅、氮氧化鉿硅、氧化鑭、氧化鋯、氧化鋯硅、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋁等，較佳地是氧化鉿、氧化鋯或氧化鋁?？梢圆捎肅VD、ALD或者PVD等適合的工藝形成高K介電層101。高K介電層101的厚度范圍為10埃至30埃。

對于PMOS，所述功函數(shù)調(diào)制層包括第一功函數(shù)調(diào)制層104p，第一功函數(shù)調(diào)制層104p為P型功函數(shù)調(diào)制層，P型功函數(shù)調(diào)制層(PWF)的材料可以選擇為但不限于TixN1-x、TaC、MoN、TaN或者其他適合的薄膜層。本實施例中，第一功函數(shù)調(diào)制層104p的材料較佳地為TiN?？梢圆捎肅VD、ALD或者PVD等適合的工藝形成P型功函數(shù)調(diào)制層。本實施例中，較佳地使用ALD工藝沉積形成第一功函數(shù)調(diào)制層104p。P型功函數(shù)調(diào)制層的厚度范圍為10埃至580埃。采用P型功函數(shù)調(diào)制層對FinFET的閾值電壓進行調(diào)節(jié)，而不使用閾值電壓離子注入步驟，可以避免對鰭片的損傷。

在一個示例中，對于高壓PMOS區(qū)域，所述功函數(shù)調(diào)制層包括自下而上鋁含量由低到高逐漸變化的鋁摻雜的第一功函數(shù)調(diào)制層204p，如圖2A所示。其中所述鋁摻雜的第一功函數(shù)調(diào)制層204p中鋁的含量可以從5％逐漸調(diào)節(jié)到20％，則閾值電壓可以從60mv提高到200mv。上述鋁的含量僅是示例性地，其他合適的范圍也可以適用于本發(fā)明。由于鋁含量的變化使得PMOS閾值電壓也逐漸變化，進而可以形成具有多閾值電壓金屬柵極的半導(dǎo)體器件。

在另一個示例中，當(dāng)所述第一功函數(shù)調(diào)制層為氮化鈦時，對于PMOS，形成所述功函數(shù)調(diào)制層的步驟包括：依次形成氮化鈦層、鋁摻雜的氮化鈦層和氮化鈦層的第一疊層204a的步驟，如圖3A所示。進一步地，還可以多次循環(huán)執(zhí)行形成所述第一疊層204a的步驟，以 形成由多個第一疊層204a組成的功函數(shù)調(diào)制層，如圖3B所示。

具體地，采用原子層沉積工藝形成鋁摻雜的氮化鈦層的步驟包括：將已經(jīng)包含高k介電層的半導(dǎo)體襯底放置于沉積腔室內(nèi)，使半導(dǎo)體襯底接觸Ti前驅(qū)物、Al前驅(qū)物和氨源前驅(qū)物，以形成鋁摻雜的氮化鈦層。

前驅(qū)物可為在周圍溫度與壓力下的等離子體、氣體、液體或固體。但是在ALD腔室內(nèi)，前驅(qū)物為揮發(fā)狀態(tài)。通常，傳統(tǒng)的原子層沉積TiN工藝所用任何適合的鈦前驅(qū)物皆可以使用。鈦前驅(qū)物可包括TiCl₄、TiBr₄、TiI₄、TiF₄、四二甲基-氨基鈦，但不做具體限制。此外，任何適合的氨源前驅(qū)物皆可使用。實例包括氨氣或N₂H₂或N₂H₄，但不作具體限制。可使用各種鋁前驅(qū)物。鋁前驅(qū)物可以包括AlCl₃、AlBr₃、三甲基鋁、二甲基氫化鋁、三(二乙基氨基)鋁、三甲基氨氫化鋁、三乙基氨氫化鋁、二甲基乙基氨氫化鋁、三異丁基鋁、三乙基鋁、二甲基氫化鋁和二乙基氯化鋁等。

在一個示例中，原子層沉積鋁摻雜的氮化鈦層的工藝順序可以為：脈沖Ti前驅(qū)物→使用Ti前驅(qū)物凈化→脈沖Al前驅(qū)物→使用Al前驅(qū)物凈化→脈沖氨源前驅(qū)物→氨源前驅(qū)物凈化。采用上述的方法即可形成鋁摻雜的氮化鈦?？蛇x地，Al前驅(qū)物可以使用二甲基氫化鋁。脈沖Al前驅(qū)物→使用Al前驅(qū)物凈化的步驟用于實現(xiàn)鋁的摻雜。

如圖1B所示，對于NMOS，所述功函數(shù)調(diào)制層包括第二功函數(shù)調(diào)制層104n，第二功函數(shù)調(diào)制層104n為N型功函數(shù)調(diào)制層(NWF)，N型功函數(shù)調(diào)制層的材料可以選擇為但不限于TaC、Ti、Al、TixAl1-x或者其他適合的薄膜層。本實施例中，第二功函數(shù)調(diào)制層的材料較佳地為TiAl。

可以采用CVD、ALD或者PVD等適合的工藝形成N型功函數(shù)調(diào)制層。本實施例中，較佳地使用ALD工藝沉積形成第二功函數(shù)調(diào)制層104n。N型功函數(shù)調(diào)制層的厚度范圍為10埃至80埃。采用N型功函數(shù)調(diào)制層對FinFET的閾值電壓進行調(diào)節(jié)，而不使用閾值電壓離子注入步驟，可以避免對鰭片的損傷。

如圖2B所示，對于高壓NMOS區(qū)域，所述功函數(shù)調(diào)制層包括自下而上氮含量由低到高逐漸變化的氮摻雜的第二功函數(shù)調(diào)制層。其 中，氮摻雜的第二功函數(shù)調(diào)制層中氮的含量可以從5％逐漸調(diào)節(jié)到15％，則閾值電壓從80mv提升到150mv，進而形成多閾值電壓金屬柵極的半導(dǎo)體器件。

在一個示例中，對于NMOS，當(dāng)所述第而功函數(shù)調(diào)制層為TiAl層時，形成所述功函數(shù)調(diào)制層的步驟包括：形成依次由TiAl層、氮摻雜的TiAl層和TiAl層組成的第二疊層204b的步驟，如圖3C所示。進一步，還可以多次循環(huán)執(zhí)行形成所述第二疊層的步驟，以形成由多個第二疊層組成的功函數(shù)調(diào)制層,如圖3D所示。

具體地，采用原子層沉積工藝形成鋁摻雜的氮化鈦層的步驟包括：將已經(jīng)包含高k介電層的半導(dǎo)體襯底放置于沉積腔室內(nèi)，使半導(dǎo)體襯底接觸Ti前驅(qū)物、Al前驅(qū)物和氨源前驅(qū)物，以形成氮摻雜的TiAl層。其中Ti前驅(qū)物、Al前驅(qū)物和氨源前驅(qū)物可相應(yīng)選自前述內(nèi)容中提到的前驅(qū)物，在此不作贅述。

在一個示例中，原子層沉積氮摻雜的TiAl層的工藝順序可以為：脈沖Ti前驅(qū)物→使用Ti前驅(qū)物凈化→脈沖Al前驅(qū)物→使用Al前驅(qū)物凈化→脈沖Al前驅(qū)物→使用Al前驅(qū)物凈化→脈沖氨源前驅(qū)物→氨源前驅(qū)物凈化。采用上述的方法即可形成鋁摻雜的氮化鈦。其中脈沖氨源前驅(qū)物→氨源前驅(qū)物凈化的步驟實現(xiàn)氮的摻雜。兩次脈沖Al前驅(qū)物步驟中，可選擇使用不同的Al前驅(qū)物，例如，前一次使用二甲基氫化鋁，而后一次使用二甲基乙基氨氫化鋁。上述步驟中的氨源前驅(qū)物較佳地使用氨氣。

在一個示例中，如圖1A和圖1B所示，本發(fā)明的半導(dǎo)體器件的制造方法還包括在所述高k介電層101和所述功函數(shù)調(diào)制層之間形成覆蓋層102，以及在所述功函數(shù)調(diào)制層和金屬柵極106之間形成阻擋層105的步驟。進一步地，還可包括在覆蓋層102和功函數(shù)調(diào)制層之間形成TaN層103的步驟。

覆蓋層102的材料可以為La₂O₃、Al₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他適合的薄膜層?？梢圆捎肅VD、ALD或者PVD等適合的工藝沉積形成覆蓋層102，較佳地，沉積形成所述覆蓋層的方法為原子層沉積法。本 實施例中，較佳地所述覆蓋層102的材料為TiN。

阻擋層105的材料可以選擇為TaN，Ta，TaAl或者其他適合的薄膜層。可以采用CVD、ALD或者PVD等適合的工藝形成阻擋層。阻擋層的厚度范圍為5埃至40埃。

金屬柵極106的材料可以選擇為但不限于Al、W或者其他適合的薄膜層?？梢圆捎肅VD、ALD或者PVD等適合的工藝形成金屬柵極。

至此完成了金屬柵極結(jié)構(gòu)制作的主要制程。上述制造方法不僅僅適用于FinFET器件，對于其它NMOS晶體管或PMOS晶體管也同樣適用，在此不作贅述。

綜上所述，根據(jù)本發(fā)明的制造方法，采用形成功函數(shù)調(diào)制層的方法來實現(xiàn)對FinFET器件閾值電壓的調(diào)制，而不使用閾值電壓離子注入步驟，可以避免離子注入對鰭片造成損傷以及陰影效應(yīng)產(chǎn)生的負面影響，同時采用本發(fā)明的制造方法可以形成具有多閾值電壓金屬柵極的半導(dǎo)體器件，進而可顯著提高器件的良率和性能。

實施例二

本實施例中還提供一種采用實施例一中的制造方法獲得的半導(dǎo)體器件，該半導(dǎo)體器件可以為FinFET器件。

本發(fā)明的半導(dǎo)體器件包括：半導(dǎo)體襯底，位于所述半導(dǎo)體襯底的表面上形成有鰭片。

具體地，所述半導(dǎo)體襯底可以是以下所提到的材料中的至少一種：硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。在所述半導(dǎo)體襯底中還形成有各種阱，以及用于定義有源區(qū)的淺溝槽隔離結(jié)構(gòu)等。

在所述半導(dǎo)體襯底的表面上形成有鰭片，所述鰭片的部分用作半導(dǎo)體器件的溝道區(qū)，所述鰭片為豎立于半導(dǎo)體襯底表面上的柱狀結(jié)構(gòu)，如長方體狀等。所述鰭片的材料可以Si、SiGe、Ge或者例如砷化鎵之類的III-V族材料。

還包括：依次位于所述半導(dǎo)體襯底上并覆蓋所述鰭片的溝道柵極區(qū)域的高k介電層、功函數(shù)調(diào)制層和金屬柵極，對于PMOS，所述功函數(shù)調(diào)制層包括第一功函數(shù)調(diào)制層，對于NMOS，所述功函數(shù)調(diào)制層包括第二功函數(shù)調(diào)制層。

高k介電層的k值(介電常數(shù))通常為3.9以上，其構(gòu)成材料包括氧化鉿、氧化鉿硅、氮氧化鉿硅、氧化鑭、氧化鋯、氧化鋯硅、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化鋁等，較佳地是氧化鉿、氧化鋯或氧化鋁?？梢圆捎肅VD、ALD或者PVD等適合的工藝形成高K介電層。高K介電層的厚度范圍為10埃至30埃。

對于PMOS，所述功函數(shù)調(diào)制層包括第一功函數(shù)調(diào)制層，第一功函數(shù)調(diào)制層為P型功函數(shù)調(diào)制層，P型功函數(shù)調(diào)制層(PWF)的材料可以選擇為但不限于TixN1-x、TaC、MoN、TaN或者其他適合的薄膜層。本實施例中，第一功函數(shù)調(diào)制層的材料較佳地為TiN。可以采用CVD、ALD或者PVD等適合的工藝形成P型功函數(shù)調(diào)制層。本實施例中，較佳地使用ALD工藝沉積形成第一功函數(shù)調(diào)制層。P型功函數(shù)調(diào)制層的厚度范圍為10埃至580埃。采用P型功函數(shù)調(diào)制層對FinFET的閾值電壓進行調(diào)節(jié)，而不使用閾值電壓離子注入步驟，可以避免對鰭片的損傷。

在一個示例中，對于高壓PMOS區(qū)域，所述功函數(shù)調(diào)制層包括自下而上鋁含量由低到高逐漸變化的鋁摻雜的第一功函數(shù)調(diào)制層。其中所述鋁摻雜的第一功函數(shù)調(diào)制層中鋁的含量可以從5％逐漸調(diào)節(jié)到20％，則閾值電壓可以從60mv提高到200mv。上述鋁的含量僅是示例性地，其他合適的范圍也可以適用于本發(fā)明。由于鋁含量的變化使得PMOS閾值電壓也逐漸變化，因此本發(fā)明的半導(dǎo)體器件為多閾值電壓金屬柵極的半導(dǎo)體器件。

在另一個示例中，當(dāng)所述第一功函數(shù)調(diào)制層為氮化鈦時，對于PMOS，功函數(shù)調(diào)制層由第一功函數(shù)調(diào)制層、鋁摻雜的第一功函數(shù)調(diào)制層和第一功函數(shù)調(diào)制層依次組成的第一疊層。進一步地，所述功函數(shù)調(diào)制層還可以由多個所述第一疊層組成。

對于NMOS，所述功函數(shù)調(diào)制層包括第二功函數(shù)調(diào)制層，第二 功函數(shù)調(diào)制層為N型功函數(shù)調(diào)制層(NWF)，N型功函數(shù)調(diào)制層的材料可以選擇為但不限于TaC、Ti、Al、TixAl1-x或者其他適合的薄膜層。本實施例中，第二功函數(shù)調(diào)制層的材料較佳地為TiAl。

可以采用CVD、ALD或者PVD等適合的工藝形成N型功函數(shù)調(diào)制層。本實施例中，較佳地使用ALD工藝沉積形成第二功函數(shù)調(diào)制層。N型功函數(shù)調(diào)制層的厚度范圍為10埃至80埃。采用N型功函數(shù)調(diào)制層對FinFET的閾值電壓進行調(diào)節(jié)，而不使用閾值電壓離子注入步驟，可以避免對鰭片的損傷。

對于高壓NMOS區(qū)域，所述功函數(shù)調(diào)制層包括自下而上氮含量由低到高逐漸變化的氮摻雜的第二功函數(shù)調(diào)制層。其中，氮摻雜的第二功函數(shù)調(diào)制層中氮的含量可以從5％逐漸調(diào)節(jié)到15％，則閾值電壓從80mv提升到150mv，因此本發(fā)明的半導(dǎo)體器件為多閾值電壓金屬柵極的半導(dǎo)體器件。

在一個示例中，對于NMOS，當(dāng)所述第二功函數(shù)調(diào)制層為TiAl層時，功函數(shù)調(diào)制層包括由第二功函數(shù)調(diào)制層、氮摻雜的第二功函數(shù)調(diào)制層和第二功函數(shù)調(diào)制層依次組成的第二疊層。進一步，對于NMOS，所述功函數(shù)調(diào)制層還可以由多個第二疊層組成。

在一個示例中，本發(fā)明的半導(dǎo)體器件還包括形成在所述高k介電層和所述功函數(shù)調(diào)制層之間的覆蓋層，以及形成在所述功函數(shù)調(diào)制層和金屬柵極之間的阻擋層。進一步地，還可包括形成在覆蓋層和功函數(shù)調(diào)制層之間的TaN。

覆蓋層的材料可以為La₂O₃、Al₂O₃、Ga₂O₃、In₂O₃、MoO、Pt、Ru、TaCNO、Ir、TaC、MoN、WN、TixN1-x或者其他適合的薄膜層。可以采用CVD、ALD或者PVD等適合的工藝沉積形成覆蓋層，較佳地，沉積形成所述覆蓋層的方法為原子層沉積法。本實施例中，較佳地所述覆蓋層的材料為TiN。

阻擋層的材料可以選擇為TaN，Ta，TaAl或者其他適合的薄膜層。可以采用CVD、ALD或者PVD等適合的工藝形成阻擋層。阻擋層的厚度范圍為5埃至40埃。

金屬柵極的材料可以選擇為但不限于Al、W或者其他適合的薄膜層?？梢圆捎肅VD、ALD或者PVD等適合的工藝形成金屬柵極。

由于前述的制造方法采用形成功函數(shù)調(diào)制層的方法來實現(xiàn)對FinFET器件閾值電壓的調(diào)制，而不使用閾值電壓離子注入步驟，可以避免離子注入對鰭片造成損傷，同時采用本發(fā)明的制造方法可以形成具有多閾值電壓金屬柵極的半導(dǎo)體器件，進而可顯著提高器件的良率和性能。進而采用前述方法制造獲得的半導(dǎo)體器件具有優(yōu)異的性能。

本發(fā)明已經(jīng)通過上述實施例進行了說明，但應(yīng)當(dāng)理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內(nèi)。本發(fā)明的保護范圍由附屬的權(quán)利要求書及其等效范圍所界定。