專利名稱：集成電路結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體涉及集成電路，且更特別涉及半導(dǎo)體鰭狀物與鰭式場(chǎng)效應(yīng)晶體管(Fin field-effect transistor, FinFET)及其形成方法。
背景技術(shù)：
隨著增加集成電路的縮小尺寸與增加對(duì)集成電路速度的高要求，晶體管必須具有 較高的驅(qū)動(dòng)電流與越來越小的尺寸。鰭式場(chǎng)效應(yīng)晶體管(Finfield-effect transistor, FinFET)因此被發(fā)展。圖1顯示一常見鰭式場(chǎng)效應(yīng)晶體管的剖面圖，其中該剖面圖由橫 跨鰭狀物而非源極與漏極區(qū)來制作。將鰭狀物100形成為垂直的硅鰭狀物延伸高于基底 102并用以形成源極與漏極區(qū)(未顯示)及介于其間的通道區(qū)。鰭狀物100的形成包括使 基底102凹陷以形成凹陷處、以一介電材料填滿凹陷處、執(zhí)行一化學(xué)機(jī)械研磨(chemical mechanicalpolish, CMP)以移除介電材料高于鰭狀物的超出部分，及使介電材料的頂 部層凹陷以使于凹陷處中的介電材料的剩余部分形成淺溝槽隔離區(qū)(shallowtrench isolation, STI) 120。淺溝槽隔離區(qū)120通常包括氧化硅。柵極108形成于鰭狀物100上。 形成柵極介電質(zhì)106以分隔鰭狀物100與柵極108。寄生電容器110被產(chǎn)生于柵極108與鰭狀物100之間，其中淺溝槽隔離區(qū)120作 為寄生電容器110的絕緣體。寄生電容器110的電容值(capacitancevalue)為淺溝槽隔 離區(qū)120的形狀與淺溝槽隔離區(qū)120的材料(例如k值)的函數(shù)。寄生電容不利地影響分 別的集成電路的性能并需要被減少。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服現(xiàn)有技術(shù)中的缺陷。根據(jù)實(shí)施例的一態(tài)樣，一種集成電路結(jié)構(gòu)包括一基底，其具有一第一部分于一第 一元件區(qū)中與一第二部分于一第二元件區(qū)中；以及兩個(gè)隔離區(qū)于該第一元件區(qū)中且于該基 底上。所述兩個(gè)隔離區(qū)包括一第一介電材料其具有一第一k值。一半導(dǎo)體條介于所述兩個(gè) 隔離區(qū)之間并與所述兩個(gè)隔離區(qū)鄰接，隨著該半導(dǎo)體條的一頂部部分形成一半導(dǎo)體鰭狀物 于所述兩個(gè)隔離區(qū)的頂部表面上。一額外的隔離區(qū)于該第二元件區(qū)中且于該基底上。該額 外的隔離區(qū)包括一第二介電材料其具有大于該第一 k值的一第二 k值。根據(jù)本發(fā)明另一實(shí)施例，一種集成電路結(jié)構(gòu)，包括—半導(dǎo)體基底，其包括一第一部分于一元件內(nèi)區(qū)中與一第二部分于一元件間區(qū) 中；一元件內(nèi)淺溝槽隔離區(qū)于該半導(dǎo)體基底上，其中該元件內(nèi)淺溝槽隔離區(qū)由具有一 第一 k值的一低介電常數(shù)介電材料所形成；一第一鰭式場(chǎng)效應(yīng)晶體管，包括一半導(dǎo)體鰭狀物與該元件內(nèi)淺溝槽隔離區(qū)鄰接且于該元件內(nèi)淺溝槽隔離區(qū)上；一柵極介電質(zhì)于該半導(dǎo)體鰭狀物上；以及
一柵極電極于該柵極介電質(zhì)上，其中該柵極電極包括一部分直接于該元件內(nèi)淺溝 槽隔離區(qū)上；以及一元件間淺溝槽隔離區(qū)于該半導(dǎo)體基底上，其中沒有柵極電極直接形成于該元件 間淺溝槽隔離區(qū)上，且其中該元件間淺溝槽隔離由一非低介電常數(shù)介電材料所形成，該非 低介電常數(shù)介電材料具有大于該第一k值的一第二k值。也公開其他實(shí)施例。通過使用低介電常數(shù)材料來形成元件內(nèi)淺溝槽隔離區(qū)，減少了鰭式場(chǎng)效應(yīng)晶體管 的寄生柵極電容并且增加分別的鰭式場(chǎng)效應(yīng)晶體管的速度。為了讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉優(yōu)選實(shí)施 例，并配合附圖，進(jìn)行詳細(xì)說明。


圖1顯示一常見鰭式場(chǎng)效應(yīng)晶體管的剖面圖；圖2至圖IOA為根據(jù)一實(shí)施例在鰭式場(chǎng)效應(yīng)晶體管制造中的中間階段的剖面圖；圖IOB顯示于圖IOA中所示結(jié)構(gòu)的俯視圖。其中，附圖標(biāo)記說明如下100 鰭狀物102 基底106 柵極介電質(zhì)108 柵極110 寄生電容器120 淺溝槽隔離區(qū)(shallow trench isolation, STI)20 半導(dǎo)體基底100 牛 IS (intra-device region)200(inter-device region)22 焊墊層M 掩模層26 光致抗蝕劑28 開口32 溝槽D 溝槽32的深度W 溝槽32的寬度33 半導(dǎo)體條34 低介電常數(shù)材料34， 牛(intra-device shallow trench isolation region)Li、Li’、Li” 元件內(nèi)淺溝槽隔離區(qū)34’的長(zhǎng)度38、45 凹陷處40 鰭狀物H 鰭狀物40的高度
L2 鰭狀物40的長(zhǎng)度44 硬掩模48、70、72 虛線50 介電材料50， 元件間淺溝槽隔離區(qū)(inter-device shallow trench isolation region)62 柵極介電質(zhì)64 柵極電極66 鰭式場(chǎng)效應(yīng)晶體管80 電容器
具體實(shí)施例方式提供形成鰭式場(chǎng)效應(yīng)晶體管(Fin field-effect transistor, FinFET)的新穎方 法。以圖解說明在一實(shí)施例的制造中的中間階段。實(shí)施例的變化被討論。遍及于不同附圖 與說明的實(shí)施例中，相同的標(biāo)號(hào)用來代表相同的元件。參見圖2，提供半導(dǎo)體基底20。在一實(shí)施例中，半導(dǎo)體基底20包括硅。其他 一般使用的材料，例如碳、鍺、鎵、砷、氮、銦及/或磷與其類似物也可被包括于半導(dǎo)體 基底20中。半導(dǎo)體基底20可為一塊狀基底(bulk substrate)或一絕緣層上半導(dǎo)體 (semiconductor-on-insulator)基底。半導(dǎo)體基底 20 包括于元件內(nèi)區(qū)(intra-device region) 100的部分與元件間區(qū)(inter-device region) 200的部分?？墒褂妹總€(gè)元件內(nèi)區(qū) 100來形成一鰭式場(chǎng)效應(yīng)晶體管，同時(shí)可通過元件間區(qū)200來將元件內(nèi)區(qū)100彼此分離，元 件間區(qū)200可不具有鰭式場(chǎng)效應(yīng)晶體管形成于其中。元件間區(qū)200可或可不直接介于兩個(gè) 鰭式場(chǎng)效應(yīng)晶體管之間。焊墊層22與掩模層M可形成于半導(dǎo)體基底20上。焊墊層22，可為例如使用熱 氧化工藝(thermal oxidation process)來形成的一包括氧化硅的薄膜。焊墊層22可 作為介于半導(dǎo)體基底20與掩模層M之間的一附著層(adhesionlayer)。焊墊層22也可 作為蝕刻掩模層M的一蝕刻終止層。在一實(shí)施例中，掩模層M為例如使用低壓化學(xué)氣 相沉積(low pressure chemical vapord印osition，LPCVD)由氮化硅所形成。在其他實(shí) 施例中，掩模層對(duì)通過硅的熱氮化(thermal nitridation)、等離子體輔助化學(xué)氣相沉 禾只(plasma enhancedchemical vapor deposition, PECVD)或等離子體陽極氮化(plasma anodicnitridation)來形成。在隨后的光微影(photolithography)工藝中將掩模層M作 為一硬掩模。光致抗蝕劑26形成于掩模層M上且之后將其圖案化，形成開口觀于光致抗 蝕劑26中。參見圖3，經(jīng)由開口觀來蝕刻掩模層M與焊墊層22，露出下方的半導(dǎo)體基底20。 之后蝕刻露出的半導(dǎo)體基底20以形成溝槽32與半導(dǎo)體條33，半導(dǎo)體條33為半導(dǎo)體基底20 介于溝槽32之間的部分。溝槽32可為互相平行的條帶(于俯視中)且被彼此緊密地設(shè)置。 之后移除光致抗蝕劑26。接著可執(zhí)行一清潔以移除半導(dǎo)體基底20的自生氧化層(native oxide)?？墒褂媒?jīng)稀釋的氫氟酸(hydrofluoric acid, HF)來執(zhí)行清潔。溝槽32的深度D可介于約2100 A與約2500 A之間，而寬度W可介于約300 A 與約1500 A之間。在一示范實(shí)施例中，溝槽32的深寬比(aspectratio) (D/W)為大于約7. 0。在其他示范實(shí)施例中，深寬比可甚至大于約8. 0，然而其也可低于約7. 0，或介于7. 0 與8.0之間。然而，本領(lǐng)域技術(shù)人員可了解于說明書全文中所列舉的尺寸與數(shù)值僅為示例， 且可被改變以適合集成電路的不同尺寸。參見圖4，將低介電常數(shù)材料34填入溝槽32中。視需要而定，可形成一襯底氧 化層(liner oxide)(未顯示)于溝槽32中。在一實(shí)施例中，襯底氧化層可為一熱氧化層 (thermal oxide)。在其他實(shí)施例中，可使用臨場(chǎng)蒸氣產(chǎn)生(in situ steam generation, ISSG)來形成襯底氧化層。在又其他實(shí)施例中，可使用選擇區(qū)域化學(xué)氣相沉積(selective area chemical vapor deposition, SACVD)或其他一般使用的化學(xué)氣相沉積方法來形成襯 底氧化層。襯底氧化層的形成環(huán)繞溝槽32的邊角，其減低電場(chǎng)并因此改善所產(chǎn)生的集成電 路的性能。低介電常數(shù)材料34具有一 k值小于3. 9。低介電常數(shù)材料34的k值也可小于約 3. 5,3. 0,2. 5，或甚至小于約2. 0。在一實(shí)施例中，低介電常數(shù)材料34包括含碳的低介電常 數(shù)材料。在其他實(shí)施例中，低介電常數(shù)材料包括其他一般已知低介電常數(shù)材料，例如硼磷硅 玻璃(boro-phospho-si 1 icate glass，BPSG)、憐娃玻璃(phospho-si 1 icate glass，PSG) 及/或其類似物。之后執(zhí)行一化學(xué)機(jī)械研磨以使低介電常數(shù)材料34的頂部表面與掩模層M的頂部 表面同水平。所產(chǎn)生的結(jié)構(gòu)顯示于圖5中。之后通過一蝕刻步驟使低介電常數(shù)材料凹陷， 產(chǎn)生如圖6中所示的凹陷處38。焊墊層22與掩模層M的剩余部分也被移除。半導(dǎo)體條 33延伸出剩余的低介電常數(shù)材料34的頂部表面的部分因此變成鰭狀物40。鰭狀物40的 高度H可介于15nm與約50nm之間，然而其也可較大或較小。接著，如圖6中所示，形成硬掩模44以覆蓋元件內(nèi)區(qū)100，而留下元件間區(qū)200未 覆蓋，硬掩模44可由氮化硅所形成。之后執(zhí)行一蝕刻工藝以自元件間區(qū)200移除低介電 常數(shù)材料34的露出部分，形成凹陷處45，如圖7中所示。低介電常數(shù)材料34在元件內(nèi)區(qū) 100中的部分不被移除，且于此之后被稱為元件內(nèi)淺溝槽隔離區(qū)(intra-device shallow trench isolationregion)34'。在圖8中，將介電材料50填入凹陷處45內(nèi)。介電材料50具有一 k值大于低介 電常數(shù)材料；34的k值。在一實(shí)施例中，介電材料50由一非低介電常數(shù)材料所形成，非低 介電常數(shù)材料具有等于或大于3.9的k值。介電材料50的k值也可大于約5.0。在一 示范實(shí)施例中，介電材料50包括氧化硅，其可由化學(xué)氣相沉積，例如次常壓化學(xué)氣相沉積 (sub-atmospheric CVD, SACVD)、高密度等離子體化學(xué)氣相沉積(high density plasma CVD，HDPCVD)或其類似方法來形成。介電材料50的頂部表面為高于硬掩模44的頂部表面。執(zhí)行化學(xué)機(jī)械研磨以使介電材料50的頂部表面與硬掩模44的頂部表面呈水平。 之后執(zhí)行一蝕刻以更進(jìn)一步使剩余的介電材料50的頂部表面凹陷。所產(chǎn)生的結(jié)構(gòu)顯示于 圖9中。于說明書全文中，介電材料50的剩余部分被二擇一地稱為元件間淺溝槽隔離區(qū) (inter-device shallow trench isolationregion) 50’。歹，￠1:蟲亥 Ι Μ， 元件間淺溝槽隔離區(qū)50’的經(jīng)凹陷的頂部表面實(shí)質(zhì)上與元件內(nèi)淺溝槽隔離區(qū)34’呈水平。 在替代實(shí)施例中，如以虛線48所示，元件間淺溝槽隔離區(qū)50’的經(jīng)凹陷的頂部表面實(shí)質(zhì)上 與鰭狀物40的頂部表面呈水平，或在介于鰭狀物40的表面與元件內(nèi)淺溝槽隔離區(qū)34’的 頂部表面之間的任何水平面。元件間淺溝槽隔離區(qū)50’與元件內(nèi)淺溝槽隔離區(qū)34’的底部
7表面可彼此呈水平。之后移除硬掩模44。在產(chǎn)生的結(jié)構(gòu)中，元件間淺溝槽隔離區(qū)50’與元 件內(nèi)淺溝槽隔離區(qū)34’也可被視為在半導(dǎo)體基底20上(盡管它們?cè)急恍纬捎诎雽?dǎo)體基 底20內(nèi))。雖然于上述實(shí)施例中，在形成元件間淺溝槽隔離區(qū)50’之前形成元件內(nèi)淺溝槽隔 離區(qū)34’，然而也可在形成元件間淺溝槽隔離區(qū)50’之后形成元件內(nèi)淺溝槽隔離區(qū)34’。在 此實(shí)施例中，在于圖4中所示的步驟中，將非低介電常數(shù)材料50填入溝槽32。在步驟7與 8中，將非低介電常數(shù)材料50的部分自元件內(nèi)區(qū)100移除以形成凹陷處，并且將低介電常數(shù) 材料34填入凹陷處中。本領(lǐng)域技術(shù)人員可了解通過于先前附圖中所提供的實(shí)施教示。參見圖10A，形成柵極介電質(zhì)62以覆蓋鰭狀物40的頂部表面與側(cè)壁。柵極介電 質(zhì)62可通過熱氧化形成且因此可包括熱氧化硅。于此實(shí)施例中，柵極介電質(zhì)62被形成于 鰭狀物40的頂部表面上，而不在元件內(nèi)淺溝槽隔離區(qū)34’的頂部表面上?；蛘?，柵極介電 質(zhì)62可通過沉積步驟來形成。因此，柵極介電質(zhì)62被形成于鰭狀物40的頂部表面與元件 內(nèi)淺溝槽隔離區(qū)34’的頂部表面上。之后于柵極介電質(zhì)62上形成柵極電極64。在一實(shí)施 例中，如圖IOA中所示，柵極電極64不只覆蓋鰭狀物40，以使每個(gè)所產(chǎn)生的鰭式場(chǎng)效應(yīng)晶體 管66包括多于一個(gè)鰭狀物40。在替代實(shí)施例中，每個(gè)鰭狀物40可被用來形成一個(gè)鰭式場(chǎng) 效應(yīng)晶體管。圖IOB顯示于圖IOA中所示結(jié)構(gòu)的俯視圖，其中圖IOA中的剖面圖獲得自于圖IOB 中的平面橫跨線10A-10A。觀察到元件內(nèi)淺溝槽隔離區(qū)34’可被元件間淺溝槽隔離區(qū)50’ 所包圍。然而，隨著分別由虛線70與72所示的對(duì)應(yīng)邊界，元件內(nèi)淺溝槽隔離區(qū)34’的大小 可為較大或較小。在一實(shí)施例中，元件內(nèi)淺溝槽隔離區(qū)34’的長(zhǎng)度Ll等于鰭狀物40的長(zhǎng) 度L2。在其他實(shí)施例中，如由虛線72所示，元件內(nèi)淺溝槽隔離區(qū)34’的長(zhǎng)度Li’小于鰭狀 物40的長(zhǎng)度L2。在又其他實(shí)施例中，如由虛線70所示，元件內(nèi)淺溝槽隔離區(qū)34’的長(zhǎng)度 Li”大于鰭狀物40的長(zhǎng)度L2。之后在鰭狀物40不被柵極電極64覆蓋的部分上形成鰭式 場(chǎng)效應(yīng)晶體管66的剩余構(gòu)件，包括源極與漏極區(qū)及源極與漏極硅化物(未顯示于圖IOA與 圖IOB中)。這些構(gòu)件的形成工藝為本技術(shù)領(lǐng)域所知，且因此不于此重復(fù)。實(shí)施例具有一些優(yōu)點(diǎn)特征。由于電容器的電容與電容器絕緣體的k值成比例，因 此通過使用低介電常數(shù)材料來形成元件內(nèi)淺溝槽隔離區(qū)，減少了鰭式場(chǎng)效應(yīng)晶體管的寄生 柵極電容(如圖IOA中的電容器80所示)并且增加分別的鰭式場(chǎng)效應(yīng)晶體管的速度。然 而，由于元件間淺溝槽隔離區(qū)仍可使用一般淺溝槽隔離材料來形成，因此可將由于在元件 內(nèi)淺溝槽隔離區(qū)中使用低介電常數(shù)材料所引起的應(yīng)力最小化。雖然本發(fā)明已以優(yōu)選實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技 術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范 圍當(dāng)視隨附的權(quán)利要求所界定的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路結(jié)構(gòu)，包括一基底，其包括一第一部分于一第一元件區(qū)中與一第二部分于一第二元件區(qū)中； 兩個(gè)隔離區(qū)于該第一元件區(qū)中且于該基底上，其中所述兩個(gè)隔離區(qū)包括一第一介電材 料其具有一第一 k值；一第一半導(dǎo)體條介于所述兩個(gè)隔離區(qū)之間并與所述兩個(gè)隔離區(qū)鄰接，其中該第一半導(dǎo) 體條的一頂部部分形成一第一半導(dǎo)體鰭狀物于所述兩個(gè)隔離區(qū)的頂部表面上；以及一額外的隔離區(qū)于該第二元件區(qū)中且于該基底上，其中該額外的隔離區(qū)包括一第二介 電材料其具有大于該第一 k值的一第二 k值。
2.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中所述兩個(gè)隔離區(qū)的底部表面與該額外的隔 離區(qū)的底部表面接觸該基底。
3.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中該第一介電材料為一低介電常數(shù)介電材 料，且該低介電常數(shù)介電材料的k值小于3. 5。
4.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，其中所述兩個(gè)隔離區(qū)之一被該額外的隔離區(qū)所 包圍。
5.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括一柵極介電質(zhì)于該第一半導(dǎo)體鰭狀物的一頂部表面與側(cè)壁上；以及 一柵極電極于該柵極介電質(zhì)上，其中該柵極電極包括一部分直接于所述兩個(gè)隔離區(qū)的 一部分上。
6.如權(quán)利要求1所述的集成電路結(jié)構(gòu)，還包括一第二半導(dǎo)體條，其包括一第二半導(dǎo)體 鰭狀物于所述兩個(gè)隔離區(qū)的該頂部表面上，其中所述兩個(gè)隔離區(qū)之一介于該第一半導(dǎo)體條 與該第二半導(dǎo)體條之間并與該第一半導(dǎo)體條及該第二半導(dǎo)體條鄰接。
7.一種集成電路結(jié)構(gòu)，包括一半導(dǎo)體基底，其包括一第一部分于一元件內(nèi)區(qū)中與一第二部分于一元件間區(qū)中； 一元件內(nèi)淺溝槽隔離區(qū)于該半導(dǎo)體基底上，其中該元件內(nèi)淺溝槽隔離區(qū)由具有一第一 k值的一低介電常數(shù)介電材料所形成； 一第一鰭式場(chǎng)效應(yīng)晶體管，包括一半導(dǎo)體鰭狀物與該元件內(nèi)淺溝槽隔離區(qū)鄰接且于該元件內(nèi)淺溝槽隔離區(qū)上； 一柵極介電質(zhì)于該半導(dǎo)體鰭狀物上；以及一柵極電極于該柵極介電質(zhì)上，其中該柵極電極包括一部分直接于該元件內(nèi)淺溝槽隔 離區(qū)上；以及一元件間淺溝槽隔離區(qū)于該半導(dǎo)體基底上，其中沒有柵極電極直接形成于該元件間淺 溝槽隔離區(qū)上，且其中該元件間淺溝槽隔離由一非低介電常數(shù)介電材料所形成，該非低介 電常數(shù)介電材料具有大于該第一 k值的一第二 k值。
8.如權(quán)利要求7所述的集成電路結(jié)構(gòu)，還包括一第二鰭式場(chǎng)效應(yīng)晶體管于該半導(dǎo)體基 底上，其中該元件間淺溝槽隔離區(qū)為水平介于該第一鰭式場(chǎng)效應(yīng)晶體管與該第二鰭式場(chǎng)效 應(yīng)晶體管之間。
9.如權(quán)利要求7所述的集成電路結(jié)構(gòu)，其中該元件間淺溝槽隔離區(qū)包圍該元件內(nèi)淺溝 槽隔離區(qū)。
10.如權(quán)利要求7所述的集成電路結(jié)構(gòu)，還包括一半導(dǎo)體條垂直介于該半導(dǎo)體鰭狀物與該半導(dǎo)體基底之間且與該半導(dǎo)體鰭狀物及該半導(dǎo)體基鄰接，且其中該半導(dǎo)體鰭狀物、該 半導(dǎo)體條與該半導(dǎo)體基底由相同半導(dǎo)體材料所形成。
全文摘要
一種集成電路結(jié)構(gòu)，包括一基底，其具有一第一部分于一第一元件區(qū)中與一第二部分于一第二元件區(qū)中；以及兩個(gè)隔離區(qū)于該第一元件區(qū)中且于該基底上。所述兩個(gè)隔離區(qū)包括一第一介電材料其具有一第一k值。一半導(dǎo)體條介于所述兩個(gè)隔離區(qū)之間并與所述兩個(gè)隔離區(qū)鄰接，隨著該半導(dǎo)體條的一頂部部分形成一半導(dǎo)體鰭狀物于所述兩個(gè)隔離區(qū)的頂部表面上。一額外的隔離區(qū)于該第二元件區(qū)中且于該基底上。該額外的隔離區(qū)包括一第二介電材料其具有大于該第一k值的一第二k值。通過使用低介電常數(shù)材料來形成元件內(nèi)淺溝槽隔離區(qū)，減少了鰭式場(chǎng)效應(yīng)晶體管的寄生柵極電容并且增加分別的鰭式場(chǎng)效應(yīng)晶體管的速度。
文檔編號(hào)H01L21/762GK102074572SQ20101052879
公開日2011年5月25日 申請(qǐng)日期2010年10月25日 優(yōu)先權(quán)日2009年10月28日
發(fā)明者張長(zhǎng)昀, 李宗霖, 袁鋒, 陳宏銘 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司