專利名稱：集成esd保護的功率mosfet或igbt及制備方法
技術領域：
本發(fā)明是對集成ESD保護的功率MOSFET或IGBT改進，特別涉及一種柵極與源 極間漏電小，制備時柵、源極間擊穿電壓可調(diào)，ESD泄放能力高、可靠性好，制造簡單的集成 ESD保護的功率MOSFET或IGBT及制備方法。
背景技術：
隨著功率半導體器件的發(fā)展，人們對功率MOSFET或IGBT性能有更高的要求，例如 在器件封裝、運輸、裝配及使用過程中常常容易出現(xiàn)靜電(ESD)現(xiàn)象，它會在它們的柵極產(chǎn) 生一個高電場，使得柵介質在高電場下發(fā)生絕緣擊穿，從而使器件失效，因此靜電(ESD)保 護功能就是其中一項重要指標。靜電(ESD)保護，它是指當帶有靜電的物體或人體接觸器 件時，能夠迅速消除靜電產(chǎn)生的大電壓和大電流，減少或避免靜電放電現(xiàn)象所造成的器件 破壞，使得器件能承受靜電產(chǎn)生的大電壓和大電流的沖擊而不被損壞?，F(xiàn)有技術中，為了使功率MOSFET或IGBT免受高于氧化物擊穿值的電壓破壞，常用 的方法是在柵極和源極接入多晶齊納二極管，以MOSFET為例如圖1、2所示。齊納二極管的 形成是通過高濃度的離子注入對多晶硅進行摻雜，從而在柵極和源極之間形成一個串聯(lián)的 齊納二極管組，實現(xiàn)對柵極和源極之間的ESD防護?，F(xiàn)有普通功率M0SFET，以及為提高其 元胞導通均勻性而采用柵插指結構的功率M0SFET，其齊納二極管組都位于功率MOSFET柵 極壓焊區(qū)的兩個側面，以實現(xiàn)柵區(qū)的ESD保護，如圖3、4所示。此種集成ESD保護的功率 MOSFET或IGBT存在以下不足首先，多晶齊納二極管組6采用高濃度雜質來形成所需PN結，不僅其形成需要額 外的光刻版，增加了器件制造的復雜性和成本，而且使得柵極和源極的泄漏電流較大，同時 此方式形成的PN結，一旦器件制造所需掩模版制定后，柵極和源極間擊穿電壓就為定值 (一個齊納二極管的擊穿電壓一般在5-6V，總的擊穿電壓值為一個齊納二極管的擊穿電壓 和二極管串聯(lián)個數(shù)的乘積)，不能由后續(xù)的工藝流程來調(diào)節(jié)，工藝限制性大；其次，ESD是一 個瞬態(tài)過程，例如不論是普通功率MOSFET還是柵插指結構的功率M0SFET，它們的柵極壓焊 區(qū)5周圍是ESD發(fā)生的敏感區(qū)域(圖3、4)，容易發(fā)生靜電損傷而使器件遭受破壞；齊納二極 管組6布局設置在柵極壓焊區(qū)5的左右兩側，雖然可以起到ESD保護作用，但由于柵極金屬 2和源極金屬3之間未有齊納二極管組6隔開(如圖3中的A區(qū)和圖4中的B區(qū))，當在惡 劣的條件下容易產(chǎn)生較強的靜電易發(fā)生失效，并且此二極管組布局設置方式，沒有充分利 用柵極壓焊區(qū)5周圍面積，使得在柵極壓焊區(qū)面積相同條件下，二極管組的泄放寬度較小， 導致ESD泄放能力不夠強。中國專利CN101517743用于功率金屬氧化物半導體場效應晶體管及集成電路的 遞減電壓多晶硅二極管靜電放電電路，通過用多晶二極管及器件組成保護網(wǎng)絡，用于形成 ESD保護，以降低柵源間泄漏電流。但其采用初級分支和次級分支相結合結構，使得電路復 雜；而且ESD保護所占面積較大，增加制造成本。上述不足仍有值得改進的地方。

發(fā)明內(nèi)容
本發(fā)明目的在于克服上述現(xiàn)有技術的不足，提供一種柵、源極間泄漏電流小，制備 時柵、源間擊穿電壓可調(diào)，ESD泄放能力高、可靠性好，且制造簡單、成本低的集成ESD保護 的功率MOSFET或IGBT。本發(fā)明另一目的在于提供一種上述集成ESD保護的功率MOSFET或IGBT的制備方法。本發(fā)明第一目的實現(xiàn)，主要改進一是將多晶二極管組中各P區(qū)由高濃度P+變?yōu)榈?濃度P- ；二是將二極管組中各N區(qū)由高濃度N+變?yōu)楣β蔒OSFET或IGBT的N+源；三是將柵 極壓焊區(qū)左右對置的多晶齊納二極管組，改為在柵極壓焊區(qū)與元胞區(qū)間半環(huán)繞柵極壓焊區(qū) 設置，如果為柵插指結構，將半環(huán)繞中間由柵極插指結構隔開形成不連通的左右L型，即對 稱“L”型設置，從而克服了上述現(xiàn)有技術的不足，實現(xiàn)本發(fā)明目的。具體說，本發(fā)明集成ESD 保護的功率MOSFET或IGBT，包括跨接在功率MOSFET或IGBT柵、源極間的ESD保護單元，其 特征在于ESD保護單元的多晶二極管組中各P型區(qū)濃度與功率MOSFET或IGBT的P阱濃度 相同，各N型區(qū)濃度與功率MOSFET或IGBT的N+源相同；多晶二極管組在柵極壓焊區(qū)與元 胞區(qū)間半環(huán)繞柵極壓焊區(qū)設置，如果為柵插指結構，將半環(huán)繞的多晶二極管組中間由柵極 插指結構隔開，形成不連通的左右L型。在詳細說明前，先通過對發(fā)明能夠達到的基本功能及效果作一介紹，以使本領域 技術人員對本專利技術方案有一個明確了解。以下以N型功率MOSFET為例說明本發(fā)明通過將二極管組中各P區(qū)由高濃度P+變?yōu)榕c功率MOSFET的P阱濃度相 同(低濃度p_)，使得多晶硅二極管組的漏電電流大幅減小，從而使得具有ESD保護的功率 MOSFET的柵源極漏電減?。煌瑫r，二極管組中的各P型區(qū)與功率MOSFET的P阱濃度相同，以 及各N區(qū)由高濃度N+變?yōu)楣β蔒OSFET的N+源相同，使得二極管組中的P型區(qū)與N型區(qū)，都 成為與功率MOSFET的P阱與N+源為同一制造層，可以通過同一道離子注入工序完成，不需 要額外工序，使得制造工藝簡化，成本降低。而且據(jù)此形成的具有ESD保護的功率M0SFET， 在器件制造所需掩模版制定后，其柵極和源極間擊穿電壓仍可以由后續(xù)的工藝流程來調(diào) 節(jié)，靈活性強，普適性更好。二極管組布局采用半環(huán)繞柵極壓焊區(qū)設置或呈對稱“L”型設 置，充分利用柵極壓焊區(qū)周圍面積，使得二極管組的泄放寬度增加，從而提升了功率MOSFET 的ESD泄放能力。采用本發(fā)明所形成的多晶硅二極管結構，可以看作是多個基區(qū)開路的NPN 管串聯(lián)結構，其NPN管由如圖8中虛線所示的N+/P7N+組成?；鶇^(qū)開路NPN管的擊穿電壓 與基區(qū)寬度有關，隨著基區(qū)寬度的減小，其擊穿電壓降低，因此可以通過后續(xù)工藝的調(diào)整來 改變多晶硅二極管中P—區(qū)的寬度，從而達到改變二極管擊穿電壓的目的。例如通過增加功 率MOSFET的N+源推進時間，增加功率MOSFET的N+源在多晶硅中的橫向擴散量，從而使得 P—區(qū)寬度減小，達到降低擊穿電壓的目的。以上所說源極，對于IGBT也稱為發(fā)射極。本發(fā)明中所說多晶二極管組中各P型區(qū)濃度與功率MOSFET或IGBT的P阱濃度相同，各N型區(qū) 濃度與功率MOSFET或IGBT的N+源濃度相同，是指采用同一道離子注入工序并擴散形成， 它并非指數(shù)學意義上的完全精確相同，應包括由于工藝過程造成的允許偏差。
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多晶二極管組兩端，一種較好為兩端分別為N型或P型，有利于多晶二極管組正反 向擊穿電壓的一致性，工藝制造簡單。其中兩端的P型，較好為P7P+，有利于減小多晶二極 管的泄漏電流；所說P7P+可以有二種結構，一種為左右型(圖6)，一種為上下型(圖7)。此外，為使得集成ESD保護的功率MOSFET或IGBT的ESD保護單元具有更小的面 積，可以采用As (砷)注入來形成功率MOSFET或IGBT的N+源和多晶硅二極管組中各N區(qū)。 As(砷)具有更大的原子半徑，在多晶硅中的橫向擴散量相對較小，形成的多晶硅二極管組 中各N區(qū)寬度可以減小，所需多晶硅二極管組的總面積減小。本發(fā)明的集成ESD保護的功率MOSFET或IGBT的制備方法，包括在MOSFET或IGBT 的柵極和源極間通過離子注入和擴散形成多晶二極管組ESD保護單元，其特征在于多晶二 極管組在柵極壓焊區(qū)與元胞區(qū)間半環(huán)繞柵極壓焊區(qū)設置，如果為柵插指結構，將半環(huán)繞的 多晶二極管組中間由柵極插指結構隔開，形成不連通的左右L型，其各P型區(qū)和各N型區(qū)， 分別由功率MOSFET或IGBT的P阱和N+源注入和擴散形成。本發(fā)明方法中，還可以通過反比改變功率MOSFET或IGBT的N+源推進溫度或者時 間，改變柵、源間多晶二極管的擊穿電壓，例如推進溫度高、時間長，其擊穿電壓就小，即改 變趨勢與擊穿電壓呈反比。其中功率MOSFET或IGBT的N+源和多晶硅二極管組中各N區(qū)，較好采用As (砷) 注入來形成。本發(fā)明方法中除形成多晶二極管外，其它制造方法與功率MOSFET或IGBT基本相 同，因此不作特別說明。本發(fā)明方法，既可以用于制備N型功率MOSFET或IGBT，也能用于P型功率MOSFET 或IGBT，只是兩者雜質注入類型相反。本發(fā)明集成ESD保護的功率MOSFET或IGBT，相對于現(xiàn)有技術，由于采用前述技術 方案，用P阱注入來形成多晶二極管的P型區(qū)，較傳統(tǒng)用高劑量P+注入形成的多晶齊納二 極管P型區(qū)相比濃度低得多，不僅減小了柵極和源極(發(fā)射極)之間泄漏電流，柵源漏電流 只有原來的1/10以下，而且多晶硅二極管組呈半環(huán)形或對稱“L”型布置，在柵極壓焊區(qū)面 積相同條件下，增加了多晶硅二極管組泄放ESD電流的有效寬度，并且使得功率MOSFET或 IGBT的柵極金屬和源極金屬之間通過多晶硅二極管組進行有效隔開，大大提高了 ESD防護 效果。此外，由于基區(qū)開路的NPN管的擊穿電壓與基區(qū)寬度有關，隨著基區(qū)寬度的減小，其 擊穿電壓降低，因此在制造過程柵源擊穿電壓可以通過后續(xù)工藝靈活調(diào)節(jié)，實現(xiàn)柵源擊穿 電壓在不改變光刻版條件下的可調(diào)性，以滿足適合不同應用場合的需求。多晶硅二極管P 區(qū)與N區(qū)分別與P阱濃度和N+源濃度基本相同，使得多晶二極管組的形成無需額外光刻版， 制造簡單，成本較低。本發(fā)明方法與現(xiàn)有功率MOSFET或IGBT的工藝流程完全兼容，只是用 功率MOSFET或IGBT的P阱注入和擴散來形成多晶二極管的各P型區(qū)；以功率MOSFET或 IGBT的N+源的注入和擴散形成二極管組中各N型區(qū)，因而無需增加任何光刻版和額外工藝 步驟。采用As (砷)注入來形成功率MOSFET或IGBT的N+源和多晶硅二極管組中各N區(qū)， 使得多晶硅二極管組的總面積減小。以下以N型帶ESD功率MOSFET為例，示例性說明及幫助進一步理解本發(fā)明實質， 但實施例具體細節(jié)僅是為了說明本發(fā)明，并不代表本發(fā)明構思下全部技術方案，因此不應 理解為對本發(fā)明總的技術方案限定，一些在技術人員看來，不偏離本發(fā)明構思的非實質性增加和/或改動，例如以具有相同或相似技術效果的技術特征簡單改變或替換，均屬本發(fā) 明保護范圍。


圖1為現(xiàn)有在柵極和源極之間有多晶齊納二極管保護的功率MOSFET等效電路。圖2為圖1中多晶齊納二極管剖面結構示意圖。圖3為現(xiàn)有在柵極和源極之間具有齊納二極管保護、無柵插指功率MOSFET多晶齊 納二極管布局示意圖。圖4為現(xiàn)有在柵極和源極之間具有齊納二極管保護、有柵插指功率MOSFET多晶齊 納二極管布局示意圖。圖5為本發(fā)明集成ESD保護的功率MOSFET的ESD保護單元一種結構剖面示意圖。圖6為本發(fā)明集成ESD保護的功率MOSFET的ESD保護單元另一種結構剖面示意 圖。圖7為本發(fā)明集成ESD保護的功率MOSFET的ESD保護單元再一種結構剖面示意 圖。圖8為本發(fā)明ESD多晶二極管結構示意圖。圖9為本發(fā)明集成ESD保護的無柵插指功率MOSFET的ESD保護單元布局示意圖。圖10為本發(fā)明集成ESD保護的有柵插指功率MOSFET的ESD保護單元布局示意圖。圖11為現(xiàn)有柵極和源極間具有齊納二極管保護功率MOSFET柵源擊穿特性曲線 (橫坐標為IOV/格，縱坐標為20 μ A/格)。圖12為本發(fā)明柵極和源極間具有多晶二極管保護功率MOSFET柵源擊穿特性曲線 (橫坐標為IOV/格，縱坐標為20 μ A/格)。圖13為本發(fā)明例2調(diào)整工藝后的柵源擊穿特性曲線(橫坐標為IOV/格，縱坐標 為 20 μ A/ 格)。
具體實施例方式實施例1 參見附圖5、9，本發(fā)明集成ESD保護功率MOSFET的ESD保護單元，自下 而上依次為襯底100，外延層101，氧化層1，多晶硅二極管組7，介質層4，柵極金屬2和源 極金屬3。柵極金屬2與多晶硅二極管組7 —端的N+摻雜區(qū)以及功率MOSFET柵極連接，源 極金屬3與多晶硅二極管組7另一端N+摻雜區(qū)以及功率MOSFET源極連接。在柵極金屬2 和原極金屬3之上可以有一層鈍化層(圖中未畫出)。ESD保護單元設置于功率MOSFET的 柵極壓焊區(qū)與元胞區(qū)間半環(huán)繞柵極壓焊區(qū)5設置。制備按通常制備功率MOSFET工藝，例如用920°C濕氧氧化生長500A左右預氧， 然后進行終端環(huán)的光刻和刻蝕；用能量80KeV，劑量5E14cm_2進行終端環(huán)的注入，在1100°C 下進行推進，在推進的同時生成氧化層的厚度為10000A-15000A ；進行有源區(qū)的光刻，再用 濕法腐蝕進行有源區(qū)的刻蝕；用濕氧氧化生長900A左右柵氧，然后LPCVD淀積多晶硅層，厚 度為6000A-10000A ；在進行多晶硅刻蝕之后，通過P阱層的注入及推進，同時形成多晶二極 管的P型區(qū)，例如用能量80KeV，劑量6E13cm_2進行P阱層的注入，然后在1150°C下進行推 進，時間為100-150分鐘；在功率MOSFET源極N+注入和推進的同時，形成多晶硅二極管的
6N+區(qū)，例如用能量IOOKeV,劑量1. 2E16cnT2進行功率MOSFET源極N+和多晶硅二極管N+的 注入，然后在950°C下進行推進，時間為150分鐘，完成多晶二極管的制備。其余按通常制備 功率MOSFET的工藝，例如LPCVD淀積TEOS和BPSG，厚度分別為2000A和8000A，在950°C下 回流并完成孔的光刻和刻蝕，用能量120KeV，劑量2E15cnT2進行功率MOSFET的P+的注入， 在950°C下進行推進，時間為90分鐘，濺射金屬鋁，厚度為4-5微米后，進行金屬的光刻和刻 蝕，PECVD淀積Si3N4，光刻和刻蝕Si3N4，減薄及背面金屬化，完成制造。實施例2 如實施例1，其中把功率MOSFET源極N+的推進溫度從950°C改為970°C， 時間從150分鐘改到180分鐘，使得柵源擊穿電壓降低。實施例3 參見圖6，如實施例1或2，其中多晶二極管組7—端的P+摻雜區(qū)以及功 率MOSFET柵極連接，源極金屬3與多晶硅二極管組7另一端P+摻雜區(qū)以及功率MOSFET源 極連接。其中ESD保護單元的多晶二極管組兩端為P型區(qū)，兩端P型區(qū)由P_/P+結構組成， 且P+在二極管組的最外端，多晶二極管組的其余P區(qū)與P_/P+結構中的P_相同，N+區(qū)的劑 量為 5E15cnT2-l. 5E16cnT2，P+ 的劑量為 5E14cnT2-8E15cnT2。P+ 的推進時間為 90 分鐘。實施例4 參見圖7，如實施例3，其中把功率MOSFET源極P+的推進時間變?yōu)?0分 鐘，P+未滲透多晶硅層，使得P+位于ρ-內(nèi)且在ρ-上方，并使P+小于Ρ_。實施例5 參見圖10，如上述，柵插指結構的功率M0SFET，將半環(huán)繞的多晶二極管 組7中間由柵極插指結構隔開，形成不連通的左右L型。將常規(guī)的集成ESD保護功率M0SFET，與本發(fā)明例1所得集成ESD保護功率M0SFET， 對采用7個串聯(lián)多晶硅二極管結構的2種器件進行柵源間擊穿電壓對比測試，結果如圖 11-13，由測試圖形可知，采用多晶硅齊納二極管的功率MOSFET的二極管擊穿電壓為40V， 且當柵源電壓在30V-40V之間時，漏電較大，為20 μ Α-120 μ A ；而本發(fā)明集成ESD保護的功 率M0SFET，其二極管組的擊穿電壓為52V，且擊穿特性較好，柵源漏電流小(< ΙμΑ)。當采 用實施例2方法制備的功率M0SFET，其柵源擊穿電壓從52V降低為42V(圖13)，從而達到 靈活改變多晶硅二極管擊穿電壓。本發(fā)明結構及制備方法，同樣可以制備具有ESD保護的IGBT。采用相反摻雜類型， 可以分別制備帶ESD的P型功率MOSFET或IGBT。對于本領域技術人員來說，在本專利構思及具體實施例啟示下，能夠從本專利公 開內(nèi)容及常識直接導出或聯(lián)想到的一些變形，本領域普通技術人員將意識到也可采用其他 方法，或現(xiàn)有技術中常用公知技術的替代，以及特征的等效變化或修飾，特征間的相互不同 組合，例如功率MOSFET的N+源和多晶硅二極管的N+注入采用砷和磷兩次注入形成，等等 的非實質性改動，同樣可以被應用，都能實現(xiàn)本專利描述功能和效果，不再一一舉例展開細 說，均屬于本專利保護范圍。
權利要求
集成ESD保護的功率MOSFET或IGBT，包括跨接在功率MOSFET或IGBT柵、源極間的ESD保護單元，其特征在于ESD保護單元的多晶二極管組中各P型區(qū)濃度與功率MOSFET或IGBT的P阱濃度相同，各N型區(qū)濃度與功率MOSFET或IGBT的N+源相同；多晶二極管組在柵極壓焊區(qū)與元胞區(qū)間半環(huán)繞柵極壓焊區(qū)設置，如果為柵插指結構，將半環(huán)繞的多晶二極管組中間由柵極插指結構隔開，形成不連通的左右L型。
2.根據(jù)權利要求1所述集成ESD保護的功率MOSFET或IGBT，其特征在于形成多晶二 極管組中各N區(qū)和功率MOSFET或IGBT的N+源采用As (砷)注入。
3.根據(jù)權利要求1或2所述集成ESD保護的功率MOSFET或IGBT，其特征在于多晶二 極管組兩端為N型。
4.根據(jù)權利要求1或2所述集成ESD保護的功率MOSFET或IGBT，其特征在于多晶二 極管組兩端為P型。
5.根據(jù)權利要求4所述集成ESD保護的功率MOSFET或IGBT，其特征在于兩端P型為P—/P+。
6.根據(jù)權利要求5所述集成ESD保護的功率MOSFET或IGBT，其特征在于兩端P型區(qū) 的P7P+結構可以是左右型，且P+在二極管組的最外端；也可以是上下型，且P+位于ρ-內(nèi)且 在Γ上方。
7.根據(jù)權利要求6所述集成ESD保護的功率MOSFET或IGBT，其特征在于Ρ—/Ρ+上下型 結構中的P+小于Γ。
8.集成ESD保護的功率MOSFET或IGBT的制備方法，包括在MOSFET或IGBT的柵極和 源極間通過離子注入和擴散形成多晶二極管組ESD保護單元，其特征在于多晶二極管組在 柵極壓焊區(qū)與元胞區(qū)間半環(huán)繞柵極壓焊區(qū)設置，如果為柵插指結構，將半環(huán)繞的多晶二極 管組中間由柵極插指結構隔開，形成不連通的左右L型，其各P型區(qū)和各N型區(qū)，分別由功 率MOSFET或IGBT的P阱和礦源注入和擴散形成。
9.根據(jù)權利要求8所述集成ESD保護的功率MOSFET或IGBT的制備方法，其特征在于 在多晶二極管形成后，通過改變功率MOSFET或IGBT的N+源推進溫度和/或者時間，改變 柵、源間多晶二極管的擊穿電壓。
10.根據(jù)權利要求8或9所述集成ESD保護的功率MOSFET或IGBT的制備方法，其特征 在于形成功率MOSFET或IGBT的N+源和多晶二極管組中各N區(qū)采用As (砷)注入。
全文摘要
本發(fā)明是對集成ESD保護的功率MOSFET或IGBT改進，其特征是ESD保護單元的多晶二極管組中各P型區(qū)濃度與功率MOSFET或IGBT的P阱濃度相同，各N型區(qū)濃度與功率MOSFET或IGBT的N+源相同；多晶二極管組在柵極壓焊區(qū)與元胞區(qū)間半環(huán)繞柵極壓焊區(qū)設置，如果為柵插指結構，將半環(huán)繞的多晶二極管組中間由柵極插指結構隔開，形成不連通的左右L型，其中多晶二極管的各P型區(qū)和各N型區(qū)，分別由功率MOSFET或IGBT的P阱和N+源注入和擴散形成。所得ESD保護的功率MOSFET或IGBT，柵極與源極間漏電小，制備時柵、源極間擊穿電壓可調(diào)，ESD泄放能力高、可靠性好，制造簡單。
文檔編號H01L29/861GK101982881SQ20101050201
公開日2011年3月2日 申請日期2010年9月24日 優(yōu)先權日2010年9月24日
發(fā)明者李澤宏, 錢夢亮, 陳俊標 申請人:江蘇東光微電子股份有限公司