一種具有小回滯窗口的高壓esd保護器件的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路的靜電保護領(lǐng)域，涉及一種高壓ESD保護器件，具體涉及一種具有小回滯窗口的高壓ESD保護器件，可用于提高片上高壓IC ESD保護的可靠性。
【背景技術(shù)】
[0002]隨著功率集成技術(shù)的快速發(fā)展，電子產(chǎn)品日益小型化、復雜化，移動硬盤、閃存卡、USB接口和智能手機顯示觸摸屏等的需求量不斷增大，片上高壓IC產(chǎn)品的可靠性問題也日益突出。如閃存卡突然間無法讀取數(shù)據(jù)，USB接口無法進行數(shù)據(jù)通訊，顯示觸摸屏突然黑屏等可靠性問題越來越引起關(guān)注。這些高壓IC產(chǎn)品中接口處的片上IC的高壓ESD保護，是整個電路系統(tǒng)ESD防護設(shè)計中的技術(shù)難點。
[0003]當前大部分高壓ESD保護器件難以滿足高壓IC對ESD保護方案的諸多要求:如既要有高于工作電壓的維持電壓，又要有盡量低于柵氧擊穿電壓的觸發(fā)電壓，同時還要能通過IEC6001-4-2的ESD保護標準。簡而言之，現(xiàn)有的高壓ESD保護方案缺乏能夠滿足窄小ESD窗口的強魯棒性的ESD保護器件。而且，由于許多高壓IC產(chǎn)品常工作在比較“惡劣”的環(huán)境下(如高電壓、大電流、強電磁干擾、頻繁插拔及高低溫工作環(huán)境等)，使它們的ESD保護設(shè)計需要考慮更多因素，集中體現(xiàn)在片上高壓ESD保護器件需要具有良好的抗電磁干擾能力，以及ESD保護單元需要具有良好的防誤觸發(fā)能力、抗閂鎖能力和強魯棒性等綜合性能。雖然已有部分高壓ESD保護方案陸續(xù)被提出，如LDMOS-SCR結(jié)構(gòu)的強ESD魯棒性保護方案和DeMOS結(jié)構(gòu)的耐高壓保護方案等。但是一方面由于ESD保護設(shè)計受被保護電路的工作特點的限制，另一方面受消費電子對靜電防護水平不斷提升的需求，片上高壓IC的ESD保護設(shè)計難以突破已有技術(shù)的瓶頸。

【發(fā)明內(nèi)容】

[0004]針對現(xiàn)有ESD保護方案存在的技術(shù)缺陷，本發(fā)明實施例設(shè)計了一種具有小回滯窗口的高壓ESD保護器件，充分利用LDMOS器件耐高壓和SCR器件魯棒性強、導通電阻小的特點，通過設(shè)計器件結(jié)構(gòu)及合理控制器件的關(guān)鍵特征參數(shù)，可降低器件的觸發(fā)電壓，提高器件的維持電壓，實現(xiàn)具有小回滯窗口的低導通電阻、強ESD魯棒性的高可靠性片上高壓IC的ESD保護。
[0005]本發(fā)明通過以下技術(shù)方案實現(xiàn):
[0006]一種具有小回滯窗口的高壓ESD保護器件，其特征在于:主要由P型襯底、N型埋層、第一 P講、第一 N阱和第二 P阱，第一場氧隔離區(qū)、第一 P+注入?yún)^(qū)、第二場氧隔離區(qū)、第一 N+注入?yún)^(qū)、第一多晶硅柵、第三場氧隔離區(qū)、第二 N+注入?yún)^(qū)、第三N+注入?yún)^(qū)、第二 P+注入?yún)^(qū)、第四場氧隔離區(qū)、第二多晶硅柵、第四N+注入?yún)^(qū)、第五場氧隔離區(qū)、第三P+注入?yún)^(qū)和第六場氧隔離區(qū)構(gòu)成；
[0007]在所述P型襯底上設(shè)有所述N型埋層；所述N型埋層可增強器件內(nèi)部電場的均勻分布，以提高器件的ESD魯棒性；
[0008]在所述N型埋層上從左到右依次設(shè)有所述第一 P阱、所述第一 N阱和所述第二 P講；
[0009]所述N型埋層必須完全覆蓋所述第一 N阱，所述第一 P阱的右側(cè)與所述第一 N阱的左側(cè)相連，所述第一 N阱的右側(cè)與所述第二 P阱的左側(cè)相連；
[0010]在所述第一 P阱上從左到右依次設(shè)有所述第一場氧隔離區(qū)、所述第一 P+注入?yún)^(qū)、所述第二場氧隔離區(qū)、所述第一 N+注入?yún)^(qū)和所述第一多晶硅柵；
[0011]所述第一場氧隔離區(qū)的左側(cè)與所述第一 P阱的左側(cè)邊緣相連，所述第一場氧隔離區(qū)的右側(cè)與所述第一 P+注入?yún)^(qū)的左側(cè)相連，所述第一 P+注入?yún)^(qū)的右側(cè)與所述第二場氧隔離區(qū)的左側(cè)相連，所述第二場氧隔離區(qū)的右側(cè)與所述第一 N+注入?yún)^(qū)的左側(cè)相連，所述第一N+注入?yún)^(qū)的右側(cè)與所述第一多晶硅柵的左側(cè)相連；
[0012]在所述第一 N阱上從左到右依次設(shè)有所述第三N+注入?yún)^(qū)、所述第二 P+注入?yún)^(qū)，所述第三N+注入?yún)^(qū)的右側(cè)與所述第二 P+注入?yún)^(qū)的左側(cè)相連；在所述第三N+注入?yún)^(qū)的左側(cè)與所述第二 N+注入?yún)^(qū)的右側(cè)之間設(shè)有可變間距D3，所述第二 N+注入?yún)^(qū)的左側(cè)與所述第一多晶硅柵的右側(cè)相連，所述第二 N+注入?yún)^(qū)橫跨在所述第一 P阱與所述第一 N阱之間的表面部分區(qū)域，所述第三場氧隔離區(qū)覆蓋在所述第二 N+注入?yún)^(qū)和所述第一多晶硅柵表面部分區(qū)域上；
[0013]在所述第二 P阱上從左到右依次設(shè)有所述第二多晶硅柵、所述第四N+注入?yún)^(qū)、所述第五場氧隔離區(qū)、所述第三P+注入?yún)^(qū)和所述第六場氧隔離區(qū)；所述第二多晶硅柵的左側(cè)與所述第二P阱的左側(cè)邊緣相連，所述第二多晶硅柵的右側(cè)與所述第四N+注入?yún)^(qū)的左側(cè)相連，所述第四N+注入?yún)^(qū)的右側(cè)與所述第五場氧隔離區(qū)的左側(cè)相連，所述第五場氧隔離區(qū)的右側(cè)與所述第三P+注入?yún)^(qū)的左側(cè)相連，所述第三P+注入?yún)^(qū)的右側(cè)與所述第六場氧隔離區(qū)的左側(cè)相連，所述第六場氧隔離區(qū)的右側(cè)與所述第二 P阱的右側(cè)邊緣相連；
[0014]所述第四場氧隔離區(qū)橫跨在所述第一 N阱與所述第二 P阱之間的表面部分區(qū)域上，所述第四場氧隔離區(qū)的右側(cè)部分區(qū)域覆蓋在所述第二多晶硅柵的部分表面區(qū)域上，所述第四場氧隔離區(qū)的左側(cè)部分區(qū)域覆蓋在所述第一 N阱的部分表面區(qū)域上，所述第四場氧隔離區(qū)的左側(cè)與所述第二 P+注入?yún)^(qū)的右側(cè)相連；
[0015]所述第一 P+注入?yún)^(qū)通過接觸孔與金屬層I的第一金屬層相連，所述第一 N+注入?yún)^(qū)通過接觸孔與金屬層I的第二金屬層相連，所述第三N+注入?yún)^(qū)通過接觸孔與金屬層I的第三金屬層相連，所述第二 P+注入?yún)^(qū)通過接觸孔與金屬層I的第四金屬層相連，所述第四N+注入?yún)^(qū)通過接觸孔與金屬層I的第五金屬層相連，所述第三P+注入?yún)^(qū)通過接觸孔與金屬層I的第六金屬層相連，所述第一多晶硅柵通過接觸孔與金屬層I的第七金屬層相連，所述第二多晶硅柵通過接觸孔與金屬層I的第八金屬層相連，金屬層I的所述第一金屬層、所述第二金屬層、所述第三金屬層、所述第四金屬層、所述第五金屬層、所述第六金屬層、所述第七金屬層、所述第八金屬層分別覆蓋在所述第一 P+注入?yún)^(qū)、所述第一 N+注入?yún)^(qū)、所述第三N+注入?yún)^(qū)、所述第二 P+注入?yún)^(qū)、所述第四N+注入?yún)^(qū)、所述第三P+注入?yún)^(qū)、所述第一多晶硅柵和所述第二多晶硅柵的表面區(qū)域上；
[0016]在金屬層2的第九金屬層上設(shè)有金屬通孔，金屬層I的所述第三金屬層、所述第四金屬層均通過所述金屬通孔與金屬層2的所述第九金屬層相連，所述金屬通孔與第一焊盤相連，用作器件的陽極；在金屬層2的第十金屬層上設(shè)有金屬通孔，金屬層I的所述第一金屬層、所述第二金屬層、所述第五金屬層、所述第六金屬層、所述第七金屬層和所述八金屬層均通過所述金屬通孔與金屬層2的所述第十金屬層相連，所述金屬通孔與第二焊盤相連，用作器件的陰極；
[0017]當高壓ESD脈沖的正極與器件的所述陽極相連，高壓ESD脈沖的負極與器件的所述陰極相連時，一方面由所述第三N+注入?yún)^(qū)、所述第二 N+注入?yún)^(qū)、所述第一多晶硅柵、所述第三場氧隔離區(qū)、所述第一 N阱、所述第一 P阱和所述第一 N+注入?yún)^(qū)構(gòu)成一 LDMOS結(jié)構(gòu)的ESD電流路徑，且所述第二 N+注入?yún)^(qū)橫跨在所述第一 P阱和所述第一 N阱之間，以降低LDMOS結(jié)構(gòu)的觸發(fā)電壓；另一方面由所述第三N+注入?yún)^(qū)、所述第二 P+注入?yún)^(qū)、所述第二多晶硅柵、所述第四場氧隔離區(qū)、所述第一 N阱和所述第二 P阱構(gòu)成一 LDM0