專(zhuān)利名稱(chēng)：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路，更具體地，涉及一種通過(guò)接合
布線連接到引線電極(lead electrode)的半導(dǎo)體集成電路。
背景技術(shù)：
當(dāng)前可用的IC芯片包括具有邏輯電路和存儲(chǔ)電路的核心區(qū)，和設(shè) 置在核心區(qū)的外圍的I/0區(qū)。1/0區(qū)設(shè)置有接合焊盤(pán)，該接合焊盤(pán)用于 連接IC芯片和設(shè)置在引線框架側(cè)的引線電極。在公知的技術(shù)中，伴隨 著半導(dǎo)體集成電路的小型化技術(shù)的進(jìn)展，1/0區(qū)被做得更小(例如，參 見(jiàn)JP2007-305822A和JP2007-059867A)。
JP2007-305822A描述了與半導(dǎo)體集成電路相關(guān)的技術(shù)，在該技術(shù) 中，防止了用于向核心區(qū)提供功率的連接焊盤(pán)的不足，使得可以對(duì)所 有的連接焊盤(pán)應(yīng)用相同的連接方法，而不增大I/0單元的單元寬度。在 JP2007-305822A中描述的技術(shù)中，兩行連接焊盤(pán)以偏移的方式布置在 I/O區(qū)的I/O單元上，并且連接焊盤(pán)也布置在沿著核心區(qū)的側(cè)面布置的 核心電源布線上。這些連接焊盤(pán)之中的每個(gè)焊盤(pán)節(jié)距相對(duì)于I/0單元的 單元節(jié)距被設(shè)置為焊盤(pán)節(jié)距-2X單元節(jié)距，并且全部連接焊盤(pán)的焊 盤(pán)節(jié)距被設(shè)置為焊盤(pán)節(jié)距/3= (2X單元節(jié)距/3)，由此每?jī)蓚€(gè)I/0單 元布置了三個(gè)連接焊盤(pán)。
另外，JP2007-059867A描述了一種通過(guò)減小I/O區(qū)的尺寸來(lái)減小 半導(dǎo)體集成電路的面積的技術(shù)。在JP2007-059867A中描述的技術(shù)中， 在半導(dǎo)體集成電路的整個(gè)表面上設(shè)置層間膜，同時(shí)保持I/O區(qū)上形成的 焊盤(pán)金屬的部分被暴露的狀態(tài)。另外，在有源區(qū)(核心區(qū))的層間膜 上設(shè)置電極焊盤(pán)。焊盤(pán)金屬和電極焊盤(pán)通過(guò)連接通孔彼此電連接。然后，在暴露電極焊盤(pán)的情況下，在半導(dǎo)體集成電路的整個(gè)表面上形成
保護(hù)膜。JP2007-059867A公開(kāi)了一種采用這樣的結(jié)構(gòu)使I/O區(qū)比電極 焊盤(pán)更小的技術(shù)。
與伴隨著半導(dǎo)體技術(shù)進(jìn)展的器件小型化相對(duì)應(yīng)，I/O區(qū)的1/0單元 也被小型化。與I/0單元的小型化相比，難以將接合焊盤(pán)做小，由此接 合焊盤(pán)所占的區(qū)域會(huì)變成阻礙整個(gè)IC芯片的尺寸減小的原因。

發(fā)明內(nèi)容
下文中，利用"具體實(shí)施方式
"部分中使用的標(biāo)號(hào)來(lái)描述用于解 決問(wèn)題的方式。給出這些標(biāo)號(hào)以闡明"權(quán)利要求"部分和"具體實(shí)施 方式"部分的描述之間的對(duì)應(yīng)關(guān)系。注意的是，這些標(biāo)號(hào)不應(yīng)該被用 于解釋"權(quán)利要求"部分中描述的本發(fā)明的技術(shù)范圍。
為了解決上述問(wèn)題，提供了一種半導(dǎo)體集成電路1，該半導(dǎo)體集 成電路l包括多個(gè)接合焊盤(pán)5、 6、 7，所述多個(gè)接合焊盤(pán)沿著半導(dǎo)體 襯底2的邊緣形成；多個(gè)I/0單元3，所述多個(gè)I/0單元在所述多個(gè)接 合焊盤(pán)5、 6、 7下沿著所述邊緣布置；上層布線網(wǎng)24，所述上層布線 網(wǎng)包括多條上層布線13;以及核心區(qū)4，所述核心區(qū)形成在所述半導(dǎo) 體襯底2上。在所述半導(dǎo)體集成電路1中，在與所述半導(dǎo)體襯底2的 表面平行的平面中，所述核心區(qū)4具有比所述上層布線網(wǎng)24所占的面 積大的面積。
根據(jù)本發(fā)明，可以構(gòu)造能夠有效使用與I/O單元的小型化相對(duì)應(yīng) 而相對(duì)增大的芯片面積的半導(dǎo)體集成電路，而不依賴(lài)接合焊盤(pán)的尺寸 的減小。換言之，可以確保用于布置內(nèi)部單元的適當(dāng)面積，而不依賴(lài) 布置在IC芯片上的接合焊盤(pán)所占的面積。


在附圖中
7圖1是示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體集成電路的結(jié)構(gòu)的平
面圖2是示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體集成電路的結(jié)構(gòu)的平
面圖3是示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體集成電路的結(jié)構(gòu)的截
面圖4是示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體集成電路的結(jié)構(gòu)的截 面圖；以及
圖5是示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體集成電路的結(jié)構(gòu)的截 面圖。
具體實(shí)施例方式
下文中，參照附圖對(duì)本發(fā)明的實(shí)施例進(jìn)行描述。圖l是示出了根 據(jù)該實(shí)施例的半導(dǎo)體集成電路(IC芯片)的結(jié)構(gòu)的平面圖。根據(jù)該實(shí) 施例的半導(dǎo)體集成電路1形成在通過(guò)劃片晶圓襯底而得到的芯片襯底 (下文中被稱(chēng)作半導(dǎo)體襯底2)上。半導(dǎo)體襯底2包括多個(gè)I/0單元3 和內(nèi)部核心區(qū)4，其中，I/O單元3布置在芯片的外圍部分中的I/O區(qū) 21中，內(nèi)部核心區(qū)4包括多個(gè)邏輯單元(未示出)和多個(gè)存儲(chǔ)單元(未 示出)。
在I/O單元3或內(nèi)部核心區(qū)4上布置多個(gè)接合焊盤(pán)。多個(gè)接合焊 盤(pán)沿著第一焊盤(pán)行26和第二焊盤(pán)行27布置。在第一焊盤(pán)行26上形成 多個(gè)用于信號(hào)的接合焊盤(pán)5。在第二焊盤(pán)行27上，形成多個(gè)用于信號(hào) 的接合焊盤(pán)5、至少一個(gè)用于電源的第一接合焊盤(pán)6和至少一個(gè)用于電 源的第二接合焊盤(pán)7。
在內(nèi)部核心區(qū)4上形成第一電源環(huán)8和第二電源環(huán)9。第一電源 環(huán)8連接到用于電源的第一接合焊盤(pán)6。第二電源環(huán)9連接到用于電源 的第二接合焊盤(pán)7。布置在內(nèi)部核心區(qū)4中的諸如邏輯單元和存儲(chǔ)單元 的電路器件響應(yīng)于通過(guò)第一電源環(huán)8和第二電源環(huán)9提供的電功率來(lái)操作。
圖2是詳細(xì)示出了半導(dǎo)體集成電路1的結(jié)構(gòu)的平面圖。如圖2中
所示，用于信號(hào)的接合焊盤(pán)5、用于電源的第一接合焊盤(pán)6和用于電源 的第二接合焊盤(pán)7通過(guò)用于信號(hào)的連接接觸件19連接到I/O單元3。 用于電源的第一接合焊盤(pán)6通過(guò)第一電源環(huán)連接布線15連接到第一電 源環(huán)8。另外，用于電源的第一接合焊盤(pán)6通過(guò)第一擴(kuò)張環(huán)連接接觸件 17連接到第一擴(kuò)張電源環(huán)11。用于電源的第二接合焊盤(pán)7通過(guò)第二電 源環(huán)連接布線16連接到第二電源環(huán)9。另外，用于電源的第二接合焊 盤(pán)7通過(guò)第二擴(kuò)張環(huán)連接接觸件18連接到第二擴(kuò)張電源環(huán)12。
內(nèi)部核心區(qū)4包括主核心區(qū)22和擴(kuò)張核心區(qū)23。沿著第一方向 延伸的多條上層布線13布置在主核心區(qū)22上。除此之外，在主核心 區(qū)22上，布置了沿著與第一方向正交的第二方向延伸的多條上層布線 13。在主核心區(qū)22中，多條下層布線14布置在上層布線13下面。
在根據(jù)該實(shí)施例的半導(dǎo)體集成電路1中，擴(kuò)張核心區(qū)23包括布置 在其中的用于信號(hào)的接合焊盤(pán)5、用于電源的第一接合焊盤(pán)6和用于電 源的第二接合焊盤(pán)7，并且第一擴(kuò)張電源環(huán)11和第二擴(kuò)張電源環(huán)12布 置在用于信號(hào)的接合焊盤(pán)5、用于電源的第一接合焊盤(pán)6和用于電源的 第二接合焊盤(pán)7的下面。另外，在擴(kuò)張核心區(qū)23中，多條下層布線14 布置在第一擴(kuò)張電源環(huán)11或第二擴(kuò)張電源環(huán)12的下面。
圖3是示出了該實(shí)施例的半導(dǎo)體集成電路1的截面的截面圖。圖 3示出了在由上述的圖2的線段A-A表示的位置處切割的半導(dǎo)體集成 電路1的截面的結(jié)構(gòu)。如圖3中所示，半導(dǎo)體集成電路1包括形成在 半導(dǎo)體襯底2上的I/O單元3和內(nèi)部核心區(qū)4。在I/O單元3和內(nèi)部核 心區(qū)4上形成預(yù)定的電路器件(未示出)。在該實(shí)施例中，出于有助 于理解本發(fā)明的目的，省略了對(duì)電路器件的詳細(xì)結(jié)構(gòu)的描述和詳細(xì)結(jié) 構(gòu)在附圖中的圖示。參照?qǐng)D3，內(nèi)部核心區(qū)4被形成為與主核心區(qū)22和擴(kuò)張核心區(qū)23 相對(duì)應(yīng)。在擴(kuò)張核心區(qū)23中，與多個(gè)布線層對(duì)應(yīng)的下層布線14布置 在內(nèi)部核心區(qū)4的上方。另外，該實(shí)施例的半導(dǎo)體集成電路1包括上 層布線網(wǎng)24和下層布線網(wǎng)25。多條上層布線13布置在上層布線網(wǎng)24 中。多條上層布線13布置在對(duì)應(yīng)的布線層中。另外，上層布線網(wǎng)24 包括布置在其中的用于電源的第一接合焊盤(pán)6、第一電源環(huán)8和第二電 源環(huán)9。
多條下層布線14布置在下層布線網(wǎng)25中。多條下層布線14布置 在對(duì)應(yīng)的布線層中。另外，下層布線網(wǎng)25包括布置在其中的第一擴(kuò)張 電源環(huán)11和第二擴(kuò)張電源環(huán)12。在線段A-A的截面處，用于電源的 第一接合焊盤(pán)6通過(guò)第一擴(kuò)張環(huán)連接接觸件17連接到第一擴(kuò)張電源環(huán) 11。另外，用于電源的第一接合焊盤(pán)6通過(guò)第一電源環(huán)連接布線15連 接到第一電源環(huán)8。
圖4是示出了該實(shí)施例的半導(dǎo)體集成電路1的截面的截面圖。圖 4示出了在由上述的圖2的線段B-B表示的位置處切割的半導(dǎo)體集成電 路1的截面的結(jié)構(gòu)。參照?qǐng)D4，在線段B-B的截面處，用于電源的第二 接合焊盤(pán)7通過(guò)第二擴(kuò)張環(huán)連接接觸件18連接到第二擴(kuò)張電源環(huán)12。 另外，用于電源的第二接合焊盤(pán)7通過(guò)第二電源環(huán)連接布線16連接到 第二電源環(huán)9。
圖5是示出了該實(shí)施例的半導(dǎo)體集成電路1的截面的截面圖。圖 5示出了在由上述的圖2的線段C-C表示的位置處切割的半導(dǎo)體集成電 路1的截面的結(jié)構(gòu)。參照?qǐng)D5，在線段C-C的截面處，用于信號(hào)的接合 焊盤(pán)5形成在半導(dǎo)體集成電路1中。用于信號(hào)的接合焊盤(pán)5通過(guò)用于 信號(hào)的連接接觸件19連接到I/O單元3。
如上所述，在該實(shí)施例的半導(dǎo)體集成電路1中，形成了主核心區(qū)
1022、下層布線14和多個(gè)接合焊盤(pán)(用于信號(hào)的接合焊盤(pán)5、用于電源
的第一接合焊盤(pán)6和用于電源的第二接合焊盤(pán)7)。釆用這樣的結(jié)構(gòu)， 內(nèi)部核心區(qū)4可以基本上形成在用于信號(hào)的接合焊盤(pán)5、用于電源的第 一接合焊盤(pán)6和用于電源的第二接合焊盤(pán)7的下面，由此可以更有效 地利用芯片的面積。另外，在該實(shí)施例的半導(dǎo)體集成電路1中，第一 擴(kuò)張電源環(huán)11通過(guò)第一擴(kuò)張環(huán)連接接觸件17連接到用于電源的第一 接合焊盤(pán)6，第二擴(kuò)張電源環(huán)12通過(guò)第二擴(kuò)張環(huán)連接接觸件18連接到 用于電源的第二接合焊盤(pán)7。
如上所述，用于電源的第一接合焊盤(pán)6或用于電源的第二接合焊 盤(pán)7直接連接到第一擴(kuò)張電源環(huán)11或第二擴(kuò)張電源環(huán)12。因此，第一 擴(kuò)張電源環(huán)11或第二擴(kuò)張電源環(huán)12可以向設(shè)置在它們下面的下層布 線14直接提供從用于電源的第一接合焊盤(pán)6或用于電源的第二接合焊 盤(pán)7提供的功率。采用這樣的結(jié)構(gòu)，可以相對(duì)于主核心區(qū)22中設(shè)置的 電路器件提高電源性能。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括多個(gè)接合焊盤(pán)，所述多個(gè)接合焊盤(pán)沿著半導(dǎo)體襯底的邊緣設(shè)置；多個(gè)I/O單元，所述多個(gè)I/O單元在所述多個(gè)接合焊盤(pán)下沿著所述邊緣布置；上層布線網(wǎng)，所述上層布線網(wǎng)包括多條上層布線；以及核心區(qū)，所述核心區(qū)形成在所述半導(dǎo)體襯底上，其中，在與所述半導(dǎo)體襯底的表面平行的平面中，所述核心區(qū)具有比所述上層布線網(wǎng)所占的面積大的面積。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體集成電路，其中，所述多個(gè)接合 焊盤(pán)中的每個(gè)具有等于包括布線層的所述上層布線網(wǎng)的厚度。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，還包括形成在所述半 導(dǎo)體襯底和所述上層布線網(wǎng)之間的下層布線網(wǎng)，其中，包括在所述下層布線網(wǎng)中的至少一個(gè)布線層被形成為與所 述核心區(qū)相對(duì)應(yīng)。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體集成電路，其中 所述上層布線網(wǎng)包括上層環(huán)形電源布線；以及所述下層布線網(wǎng)包括形成在所述多個(gè)接合焊盤(pán)下面的下層環(huán)形電 源布線。
5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其中 所述多個(gè)接合焊盤(pán)包括電源焊盤(pán)；以及信號(hào)提供焊盤(pán)，所述信號(hào)提供焊盤(pán)用于向所述多個(gè)I/O單元 中的至少一個(gè)提供信號(hào)；并且所述電源焊盤(pán)通過(guò)通孔接觸件連接到所述下層環(huán)形電源布線，并通過(guò)所述上層布線網(wǎng)中的布線圖案連接到所述上層環(huán)形電源布線。
6. —種根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路，其中，所述多個(gè) 接合焊盤(pán)包括第一焊盤(pán)組，所述第一焊盤(pán)組沿著在其上形成有所述多個(gè)I/O單 元的所述半導(dǎo)體襯底的邊緣布置，所述第一焊盤(pán)組包括所述電源焊盤(pán) 和所述信號(hào)提供焊盤(pán)；以及第二焊盤(pán)組，所述第二焊盤(pán)組在與布置有所述第一焊盤(pán)組的行不 同的行中布置，所述第二焊盤(pán)組形成在所述第一焊盤(pán)組和所述邊緣之 間。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路，其中，所述第一焊盤(pán) 組被布置成覆蓋I/O區(qū)的至少一部分和所述下層布線網(wǎng)的至少一部分。
8. —種半導(dǎo)體集成電路，包括1/0區(qū)，所述I/0區(qū)形成在半導(dǎo)體襯底上，并包括布置在其上的多 個(gè)I/O單元；核心區(qū)，所述核心區(qū)形成在所述半導(dǎo)體襯底上，并被所述I/O區(qū)環(huán)繞；多個(gè)接合焊盤(pán)，所述多個(gè)接合焊盤(pán)沿著IC芯片的外圍邊緣布置；上層布線網(wǎng)，所述上層布線網(wǎng)與所述多個(gè)接合焊盤(pán)形成在相同的 層中，并布置在由所述多個(gè)接合焊盤(pán)環(huán)繞的區(qū)域中；以及下層布線網(wǎng)，所述下層布線網(wǎng)布置在所述上層布線網(wǎng)和所述半導(dǎo) 體襯底之間，其中，所述下層布線網(wǎng)包括第一下層布線網(wǎng)，所述第一下層布線網(wǎng)形成在所述上層布線網(wǎng)和所述核心區(qū)之間；以及第二下層布線網(wǎng)，所述第二下層布線網(wǎng)形成在所述多個(gè)接合 焊盤(pán)和所述核心區(qū)之間。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路，其中 所述上層布線網(wǎng)包括上層環(huán)形電源布線；第二下層布線網(wǎng)包括形成在所述多個(gè)接合焊盤(pán)下的下層環(huán)形電源 布線；并且所述核心區(qū)包括邏輯單元，所述邏輯單元根據(jù)通過(guò)所述上層環(huán)形 電源布線和所述下層環(huán)形電源布線提供的電功率來(lái)操作。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，其中， 所述多個(gè)接合焊盤(pán)包括電源焊盤(pán)；以及信號(hào)提供焊盤(pán)，所述信號(hào)提供焊盤(pán)用于向所述多個(gè)I/O單元 提供信號(hào)；并且所述電源焊盤(pán)通過(guò)通孔接觸件連接到所述下層環(huán)形電源布線，并 通過(guò)布線圖案連接到所述上層環(huán)形電源布線。
11. 一種半導(dǎo)體集成電路，包括1/0區(qū)，所述I/0區(qū)包括布置在其中的I/0單元；核心區(qū)，所述核心區(qū)包括布置在其中的邏輯單元；擴(kuò)張核心區(qū)，所述擴(kuò)張核心區(qū)形成在所述I/O區(qū)和所述核心區(qū)之間，并包括布置在其中的另外的邏輯單元，其中所述I/O區(qū)包括形成在所述I/O單元上的第一接合焊盤(pán)，用于向所述1/0單元提供信號(hào)； 所述核心區(qū)包括上層布線網(wǎng)；以及下層布線網(wǎng)，所述下層布線網(wǎng)形成在所述上層布線網(wǎng)下；并且所述擴(kuò)張核心區(qū)包括第二接合焊盤(pán)，所述第二接合焊盤(pán)與所述上層布線網(wǎng)形成在 相同的層中；擴(kuò)張下層布線網(wǎng)，所述擴(kuò)張下層布線網(wǎng)位于所述第二接合焊盤(pán)下，并且在與所述下層布線網(wǎng)相同的層中，連接到所述下層布線網(wǎng)； 以及擴(kuò)張邏輯單元，所述擴(kuò)張邏輯單元布置在形成在所述擴(kuò)張下 層布線網(wǎng)下的擴(kuò)張邏輯單元區(qū)中。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路，其中， 所述第一接合焊盤(pán)和所述第二接合焊盤(pán)包括-信號(hào)提供焊盤(pán)，所述信號(hào)提供焊盤(pán)用于向所述I/O單元提供 信號(hào)；以及電源焊盤(pán)；并且所述電源焊盤(pán)通過(guò)布線圖案連接到設(shè)置在所述上層布線網(wǎng)中的上 層環(huán)形電源布線，并通過(guò)通孔接觸件連接到形成在所述第二接合焊盤(pán) 下的所述下層布線網(wǎng)中設(shè)置的下層環(huán)形電源布線。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路(1)，用于形成能夠有效利用芯片面積的半導(dǎo)體集成電路，所述半導(dǎo)體集成電路(1)包括多個(gè)接合焊盤(pán)(5、6、7)，所述多個(gè)接合焊盤(pán)沿著半導(dǎo)體襯底(2)的邊緣設(shè)置；多個(gè)I/O單元(3)，所述多個(gè)I/O單元在所述多個(gè)接合焊盤(pán)(5、6、7)下沿著所述邊緣布置；上層布線網(wǎng)(24)，所述上層布線網(wǎng)包括多條上層布線(13)；以及核心區(qū)(4)，所述核心區(qū)形成在所述半導(dǎo)體襯底(2)上。在所述半導(dǎo)體集成電路(1)中，在與所述半導(dǎo)體襯底(2)的表面平行的平面中，所述核心區(qū)(4)具有比所述上層布線網(wǎng)(24)所占的面積大的面積。
文檔編號(hào)H01L23/482GK101615605SQ20091020337
公開(kāi)日2009年12月30日 申請(qǐng)日期2009年6月9日 優(yōu)先權(quán)日2008年6月23日
發(fā)明者石川賢一 申請(qǐng)人:恩益禧電子股份有限公司