專利名稱：一種esd保護(hù)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路的保護(hù)電路設(shè)計領(lǐng)域，尤其是涉及一種ESD保護(hù)裝置。
背景技術(shù)：
在集成電路芯片的制造、封裝和使用過程中，都會出現(xiàn)ESD(Electrc) Static Discharge，靜電放電)現(xiàn)象。ESD表現(xiàn)為瞬間的高壓脈沖，這種瞬間釋放的大量電荷極有可 能破壞集成電路內(nèi)部的功能器件。因此，通常在內(nèi)部電路和外部信號源或電源之間設(shè)置一 個保護(hù)裝置。
目前，常用的保護(hù)裝置采用晶閘管。由一個晶閘管構(gòu)成的保護(hù)裝置如圖1所示，其 中左側(cè)P+、N阱、右側(cè)P阱、N+組成了一個晶閘管，左側(cè)的N+和P+共同連接到陽極接線柱，右 側(cè)的N+和P+共同連接到陰極接線柱，陰影部分表示STI (Shallow Trench Isolation,淺槽 隔離)。所述保護(hù)裝置的等效電路如虛線部分所示，寄生PNP三極管Tl’(由左側(cè)P+、N阱 和右側(cè)P阱組成)的基極通過N阱寄生電阻1 ’連接到陽極接線柱30’，以提供發(fā)射極與基 極之間的壓降；寄生NPN三極管T2’(由N阱、右側(cè)P阱和N+組成)的基極通過P阱寄生電 阻Rp’連接到陰極接線柱40’，以提供基極與發(fā)射極之間的壓降。
在陽極上出現(xiàn)一個ESD脈沖后，當(dāng)該ESD電壓高到一定程度時，N阱和P阱構(gòu)成的 反向p-n結(jié)被擊穿，產(chǎn)生一個漏電流流入P阱，此電流流經(jīng)所述P阱寄生電阻Rp’并在其兩 端產(chǎn)生電壓降，使得T2’的基極和發(fā)射極處于正偏，T2’開始導(dǎo)通。一旦T2’導(dǎo)通后，有電 流流入T2’的集電極，此電流流經(jīng)N阱寄生電阻to’并在其兩端同樣產(chǎn)生電壓降，使得Tl’ 的發(fā)射極和基極正偏，因此Tl’也隨之導(dǎo)通。如此一個正反饋觸發(fā)機(jī)制使得整個晶閘管結(jié) 構(gòu)得以導(dǎo)通，泄放ESD電流、消除ESD的過高電壓，保護(hù)內(nèi)部電路。
但是，晶閘管構(gòu)成的保護(hù)裝置觸發(fā)電壓(導(dǎo)通電壓)，取決于N阱和P阱構(gòu)成的反 向P-n結(jié)發(fā)生擊穿時加在陽極的電壓，一般該保護(hù)裝置的導(dǎo)通電壓都高于內(nèi)部電路的柵氧 化層擊穿電壓，柵氧化層被擊穿時保護(hù)裝置還未導(dǎo)通，無法真正起到保護(hù)內(nèi)部電路的作用。發(fā)明內(nèi)容
本發(fā)明解決的問題是提供一種ESD保護(hù)裝置，以解決現(xiàn)有ESD保護(hù)裝置觸發(fā)電壓 過高、無法對內(nèi)部電路進(jìn)行有效保護(hù)的問題。
為解決上述問題，本發(fā)明提供了一種ESD保護(hù)裝置，所述裝置位于P襯底上，包 括
晶閘管，所述晶閘管包括寄生PNP管和寄生NPN管；所述寄生PNP管的發(fā)射極連接 到陽極接線柱，其基極通過第一 N阱的寄生電阻連接到陽極接線柱；所述寄生NPN管的發(fā)射 極連接到陰極接線柱，其基極通過P阱寄生電阻連接到陰極接線柱；所述晶閘管還包括位 于所述P阱的P+阱接觸，所述P+阱接觸連接所述寄生NPN管的基極；
耗盡型NMOS管，所述NMOS管的柵極加負(fù)偏壓；所述NMOS管的漏極通過第二 N阱的寄生電阻連接到所述陽極接線柱；所述NMOS管的源極連接所述P+阱接觸，以使ESD電流 經(jīng)過第二N阱的寄生電阻和所述NMOS管后流入所述寄生NPN管的基極，通過P阱寄生電阻， 提高所述寄生NPN管基極和發(fā)射極的壓降，促進(jìn)所述寄生NPN管導(dǎo)通；寄生NPN管導(dǎo)通后， 其集電極電流使得寄生PNP管的發(fā)射極和基極發(fā)生正偏，促使寄生PNP管導(dǎo)通，最終使得整 個晶閘管導(dǎo)通放電。
優(yōu)選的，所述第一 N阱和第二 N阱相連接，所述第一 N阱寄生電阻和第二 N阱寄生 電阻通過同一個N+阱接觸連接到所述陽極接線柱。
本發(fā)明還提供了一種ESD保護(hù)裝置，所述裝置位于N襯底上，包括
晶閘管，所述晶閘管包括寄生PNP管和寄生NPN管；所述寄生PNP管的發(fā)射極連接 到陽極接線柱，其基極通過N阱寄生電阻連接到陽極接線柱；所述寄生NPN管的發(fā)射極連接 到陰極接線柱，其基極通過第一 P阱的寄生電阻連接到陰極接線柱；所述晶閘管還包括位 于所述第一 P阱的P+阱接觸，所述P+阱接觸連接所述寄生NPN管的基極；
耗盡型PMOS管，所述PMOS管的柵極加正偏壓；所述PMOS管的漏極通過第二 P阱 的寄生電阻連接到所述陽極接線柱；所述PMOS管的源極連接所述P+阱接觸，以使ESD電流 經(jīng)過第二 P阱的寄生電阻和所述PMOS管后流入所述寄生NPN管的基極，通過第一 P阱的寄 生電阻，提高所述寄生NPN管基極和發(fā)射極的壓降，促進(jìn)所述寄生NPN管導(dǎo)通；寄生NPN管 導(dǎo)通后，其集電極電流使得寄生PNP管的發(fā)射極和基極也發(fā)生正偏，促使寄生PNP管導(dǎo)通， 最終使得整個晶閘管導(dǎo)通放電。
與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點
本發(fā)明的ESD保護(hù)裝置，通過增加一個耗盡型MOS管，使得在ESD電壓較低時所述 ESD保護(hù)裝置的晶閘管導(dǎo)通，快速泄放ESD電流、消除ESD的過高電壓，有效保護(hù)內(nèi)部電路。


圖1是現(xiàn)有ESD保護(hù)裝置的結(jié)構(gòu)示意圖2是本發(fā)明ESD保護(hù)裝置的第一實施例的一個結(jié)構(gòu)示意圖3是本發(fā)明ESD保護(hù)裝置的第一實施例的另一個結(jié)構(gòu)示意圖4是本發(fā)明ESD保護(hù)裝置的第二實施例的結(jié)構(gòu)示意圖。
具體實施方式
為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖和具體實 施方式對本發(fā)明實施例作進(jìn)一步詳細(xì)的說明。
第一實施例
本實施例的ESD保護(hù)裝置如圖2所示，所述裝置位于P襯底上，包括晶閘管10和 耗盡型NMOS管20。
所述晶閘管10包括寄生PNP管Tl和寄生NPN管T2 ；所述寄生PNP管Tl的發(fā)射 極連接到陽極接線柱30，其基極通過第一 N阱的寄生電阻foil連接到陽極接線柱30 ；所述 寄生NPN管T2的發(fā)射極連接到陰極接線柱40，其基極通過P阱寄生電阻Rp連接到陰極接 線柱40 ；所述晶閘管10還包括位于所述P阱的P+阱接觸，所述P+阱接觸連接所述寄生NPN 管T2的基極。如圖2所示，優(yōu)選的，所述P+阱接觸位于所述晶閘管10的第一 N阱的P+和P阱的N+之間。
所述NMOS管20的柵極加負(fù)偏壓，可以使用引線從集成電路上其他使用負(fù)偏壓的 器件處引導(dǎo)過來一個負(fù)偏壓，也可以單獨設(shè)置一個提供負(fù)偏壓的電源，本發(fā)明對此不做限 定。所述NMOS管20的漏極通過第二 N阱的寄生電阻連接到陽極接線柱30 ；在NMOS 管20和陽極接線柱30之間增加第二 N阱，是利用幫助NMOS管20限流，防止ESD發(fā)生 時NMOS管20被燒壞。所述NMOS管20的源極連接所述P+阱接觸，以使ESD電流經(jīng)過 和所述NMOS管20后流入所述寄生NPN管T2的基極，通過P阱寄生電阻Rp，提高所述寄生 NPN管T2基極和發(fā)射極的壓降，促進(jìn)所述寄生NPN管導(dǎo)通。寄生NPN管T2導(dǎo)通后，其集電 極電流可以使得寄生PNP管Tl的發(fā)射極和基極也發(fā)生正偏，促使寄生PNP管Tl導(dǎo)通，最終 使得整個晶閘管10導(dǎo)通放電。
由于本發(fā)明ESD保護(hù)裝置中的晶閘管10和NMOS管20在制造工藝中彼此獨立，因 此在集成電路板上的布置不受限制，可以依照集成電路板的實際版圖情況分別布置晶閘管 10和NMOS管20，使用比較靈活；并且，本發(fā)明的晶閘管10和NMOS管20的制造與普通晶閘 管和耗盡型NMOS管的制造工藝流程相同，不需改變生產(chǎn)線，節(jié)約了生產(chǎn)帶有本發(fā)明ESD保 護(hù)裝置的成本。
集成電路在使用本發(fā)明的ESD保護(hù)裝置工作的過程中，有兩種應(yīng)用情況
1)無ESD發(fā)生負(fù)偏壓的電源電路正常工作，耗盡型NMOS管20的柵極加有負(fù)偏 壓，NMOS管20關(guān)閉，無電流通過NMOS管20的源極和漏極，不會增加整個集成電路的功耗。
2)有ESD發(fā)生負(fù)偏壓的電源電路不工作或工作不正常，會使NMOS的柵極懸空或 變成正偏壓，NMOS管20自然導(dǎo)通，ESD電流從陽極接線柱通過foi2、NM0S管20的漏極和源 極后，注入晶閘管10的P+阱接觸下面的P阱；P阱即為所述寄生NPN管T2的基極，由此，在 ESD電壓較低時，就可以使T2的基極和發(fā)射極正偏，促進(jìn)T2的導(dǎo)通，再通過正反饋觸發(fā)機(jī)制 使Tl導(dǎo)通，實現(xiàn)在陽極接線柱30上的ESD電壓較低時觸發(fā)晶閘管10，保護(hù)內(nèi)部電路。
為了降低ESD保護(hù)裝置在集成電路板上的占用面積，優(yōu)選的，所述裝置的晶閘管 10和NMOS管20采用如圖3所示的布置方法，第一 N阱和第二 N阱相連接，第一 N阱寄生電 阻foil和第二 N阱寄生電阻通過同一個N+阱接觸連接到所述陽極接線柱30。
本發(fā)明ESD保護(hù)裝置與現(xiàn)有的ESD保護(hù)裝置在性能上的對比測試結(jié)果請參見表1， 從表1可以看出，本發(fā)明的ESD保護(hù)裝置的觸發(fā)電壓明顯低于現(xiàn)有ESD保護(hù)裝置的觸發(fā)電 壓；而且隨著寬度的增加，本發(fā)明ESD保護(hù)裝置的第二擊穿電流也高于現(xiàn)有ESD保護(hù)裝置的 第二擊穿電流(第二擊穿電流是表征ESD保護(hù)能力的參數(shù)，第二擊穿電流越大，該ESD保護(hù) 裝置的保護(hù)能力越強)。
表 權(quán)利要求
1.一種ESD保護(hù)裝置，其特征在于，所述裝置位于P襯底上，包括晶閘管，所述晶閘管 包括寄生PNP管和寄生NPN管；所述寄生PNP管的發(fā)射極連接到陽極接線柱，其基極通過第 一 N阱的寄生電阻連接到陽極接線柱；所述寄生NPN管的發(fā)射極連接到陰極接線柱，其基極 通過P阱寄生電阻連接到陰極接線柱；所述晶閘管還包括位于所述P阱的P+阱接觸，所述 P+阱接觸連接所述寄生NPN管的基極；耗盡型NMOS管，所述NMOS管的柵極加負(fù)偏壓；所述NMOS管的漏極通過第二 N阱的寄 生電阻連接到所述陽極接線柱；所述NMOS管的源極連接所述P+阱接觸，以使ESD電流經(jīng)過 第二 N阱的寄生電阻和所述NMOS管后流入所述寄生NPN管的基極，通過P阱寄生電阻，提 高所述寄生NPN管基極和發(fā)射極的壓降，促進(jìn)所述寄生NPN管導(dǎo)通；寄生NPN管導(dǎo)通后，其 集電極電流使得寄生PNP管的發(fā)射極和基極發(fā)生正偏，促使寄生PNP管導(dǎo)通，最終使得整個 晶閘管導(dǎo)通放電。
2.如權(quán)利要求1所述的裝置，其特征在于，所述第一N阱和第二 N阱相連接，所述第一 N阱寄生電阻和第二 N阱寄生電阻通過同一個N+阱接觸連接到所述陽極接線柱。
3.—種ESD保護(hù)裝置，其特征在于，所述裝置位于N襯底上，包括晶間管，所述晶閘管 包括寄生PNP管和寄生NPN管；所述寄生PNP管的發(fā)射極連接到陽極接線柱，其基極通過N 阱寄生電阻連接到陽極接線柱；所述寄生NPN管的發(fā)射極連接到陰極接線柱，其基極通過 第一P阱的寄生電阻連接到陰極接線柱；所述晶閘管還包括位于所述第一P阱的P+阱接觸， 所述P+阱接觸連接所述寄生NPN管的基極；耗盡型PMOS管，所述PMOS管的柵極加正偏壓；所述PMOS管的漏極通過第二 P阱的寄 生電阻連接到所述陽極接線柱；所述PMOS管的源極連接所述P+阱接觸，以使ESD電流經(jīng)過 第二 P阱的寄生電阻和所述PMOS管后流入所述寄生NPN管的基極，通過第一 P阱的寄生電 阻，提高所述寄生NPN管基極和發(fā)射極的壓降，促進(jìn)所述寄生NPN管導(dǎo)通；寄生NPN管導(dǎo)通 后，其集電極電流使得寄生PNP管的發(fā)射極和基極也發(fā)生正偏，促使寄生PNP管導(dǎo)通，最終 使得整個晶閘管導(dǎo)通放電。
全文摘要
本發(fā)明公開了一種ESD保護(hù)裝置，包括晶閘管，所述晶閘管包括寄生PNP管和寄生NPN管，寄生PNP管的發(fā)射極連接到陽極接線柱，其基極通過N阱寄生電阻連接到陽極接線柱，寄生NPN管的發(fā)射極連接到陰極接線柱，其基極通過P阱寄生電阻連接到陰極接線柱，晶閘管還包括位于所述P阱的P+阱接觸，P+阱接觸連接寄生NPN管的基極；耗盡型MOS管，所述MOS管的柵極加偏壓，MOS管的漏極通過與漏極相連的阱電阻連接到陽極接線柱，MOS管的源極連接所述P+阱接觸。本發(fā)明的ESD保護(hù)裝置觸發(fā)電壓低，能夠快速泄放ESD電流、消除ESD的過高電壓，有效保護(hù)內(nèi)部電路。
文檔編號H01L23/60GK102034808SQ20091019686
公開日2011年4月27日 申請日期2009年9月27日 優(yōu)先權(quán)日2009年9月27日
發(fā)明者單毅 申請人:上海宏力半導(dǎo)體制造有限公司