專利名稱：整合cmos組件及bjt組件的半導(dǎo)體裝置的制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體組件裝置的制造方法，特別是有關(guān)于整合 CMOS組件及BJT組件的半導(dǎo)體裝置的制造方法。
背景技術(shù)：
傳統(tǒng)集成電路的制造方法包括整合互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)組 件及雙極接面晶體管(BJT)組件的工藝步驟。更明確地說，必須兼顧單一芯片 中CMOS組件及BJT組件的工藝特性，而不彼此互影響干擾。例如，在制作 CMOS組件的柵極間隙壁的刻蝕步驟中，往往因刻蝕功率及過刻蝕等工藝因 素影響而造成BJT組件的表面損傷，導(dǎo)致漏電流增加。
圖1是顯示傳統(tǒng)整合CMOS組件及BJT組件的刻蝕柵極間隙壁步驟的剖 面示意圖。請(qǐng)參閱圖l，半導(dǎo)體襯底1分成兩區(qū)域I和II，于區(qū)域I中制作包 括CMOS組件10，而于區(qū)域II中制作包括BJT組件20。 CMOS組件10包括 柵極介電層B、多晶硅柵極14和硅化鎢柵極15于半導(dǎo)體襯底1上。源極/漏 極摻雜區(qū)11和12形成于半導(dǎo)體襯底1，上述源極/漏極摻雜區(qū)11和12和BJT 組件20的P-型阱摻雜區(qū)22、 N-型摻雜區(qū)24和P-型濃摻雜區(qū)26于相同的離 子注入及擴(kuò)散工藝中完成。
于CMOS組件10的柵極結(jié)構(gòu)兩側(cè)壁上形成間隙壁16，例如以反應(yīng)性離 子刻蝕步驟E刻蝕氧化層，留下間隙壁16于柵極結(jié)構(gòu)的側(cè)壁上。然而，反應(yīng)
性離子刻蝕步驟是以高功率的反應(yīng)性的離子轟擊，并且為了避免氧化硅殘留 ?？桃饪刂七^刻蝕(over-etching)，然如此卻造成BJT組件20的表面損傷30
或缺陷，導(dǎo)致漏電流增加。 發(fā)明內(nèi)容上述先前技術(shù)的缺點(diǎn)及達(dá)成兼顧單一芯片中CMOS 組件及BJT組件的工藝特性。本發(fā)明實(shí)施例提供一整合CMOS組件及BJT組 件的制造方法，以避免BJT組件的漏電流并提升工藝成品率。
本發(fā)明的一實(shí)施例提供一種整合CMOS組件及BJT組件的半導(dǎo)體裝置的 制造方法，包括提供一半導(dǎo)體襯底具有一第一區(qū)域和一第二區(qū)域，其第一 區(qū)域包括一CMOS組件，且其第二區(qū)域包括一BJT組件；順應(yīng)性地沉積一介 電層于所述半導(dǎo)體襯底上；移除部份的所述介電層，以形成一間隙壁于所述 CMOS組件的一柵極結(jié)構(gòu)的側(cè)壁上，并留下殘留薄的所述介電層于所述B汀 組件上；以及完全移除所述殘留薄的所述介電層，并完成所述整合CMOS組 件及BJT組件的半導(dǎo)體裝置。


圖1是顯示傳統(tǒng)整合CMOS組件及BJT組件的刻蝕柵極間隙壁步驟的剖 面示意圖2A、 2B是顯示根據(jù)發(fā)明的一實(shí)施例的整合CMOS組件及B汀組件于 各工藝步驟中的剖面示意圖3A、 3B、 3C、 3D分別顯示根據(jù)本發(fā)明實(shí)施例的BJT組件的電壓-電流 工作曲線關(guān)系圖。
附圖標(biāo)號(hào)
1 半導(dǎo)體襯底；
10 CMOS組件；
11和12 源極/漏極摻雜區(qū)；
13 柵極介電層；
14 多晶硅柵極；
15 硅化鎢柵極；
16H司隙壁；20 BJT組件；
22 P-型阱摻雜區(qū)；
24 N-型摻雜區(qū)；
26 P-型濃摻雜區(qū)；
30 表面損傷；
I、 n 區(qū)域；
E 反應(yīng)性離子刻蝕步驟；
101 半導(dǎo)體襯底；
100 CMOS組件；
110和120~源極/漏極摻雜區(qū)；
130 柵極介電層；
140 多晶硅柵極；
150 金屬硅化物(硅化鎢WSi)柵極；
160 間隙壁；
165 薄介電層(氧化層)；
200~ BJT組件；
220 P-型阱摻雜區(qū)；
240 N-型摻雜區(qū)；
260 P-型濃摻雜區(qū)；
I、 n 區(qū)域；
E' 低功率的反應(yīng)性離子刻蝕。
具體實(shí)施例方式
為4吏本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施 例，并配合所附附圖，作詳細(xì)說明如下
以下以各實(shí)施例詳細(xì)說明并伴隨著

的范例，做為本發(fā)明的參考依據(jù)。在附圖或說明書描述中，相似或相同的部分皆使用相同的圖號(hào)。且在 附圖中，實(shí)施例的形狀或是厚度可擴(kuò)大，并以簡(jiǎn)化或是方便標(biāo)示。再者，附 圖中各組件的部分將以分別描述說明，值得注意的是，圖中未繪示或描述的 組件，為所屬技術(shù)領(lǐng)域技術(shù)人員所知曉的形式，另外，特定的實(shí)施例僅為揭 示本發(fā)明使用的特定方式，其并非用以限定本發(fā)明。
圖2A、 2B是顯示根據(jù)發(fā)明的一實(shí)施例的整合CMOS組件及BJT組件于 各工藝步驟中的剖面示意圖。
請(qǐng)參閱圖2A，提供一半導(dǎo)體襯底101，其包括單晶硅襯底、藍(lán)寶石上有 硅(silicon畫on-sapphire)豐寸底或絕緣層上有硅(silicon-on-insulator)豐t底。半導(dǎo)體襯
底ioi可分成兩區(qū)域i和n，于區(qū)域i中制作包括cmos組件ioo，而于區(qū)域
II中制作包括BJT組件200。 CMOS組件100包括柵極介電層130、多晶硅柵 極140和金屬硅化物(例如硅化鎢WSi)柵極150于半導(dǎo)體襯底101上。源極/ 漏極摻雜區(qū)110和120形成于半導(dǎo)體襯底101,上述源極/漏極摻雜區(qū)110和 120和BJT組件200的P-型阱摻雜區(qū)220、 N-型摻雜區(qū)240和P-型濃摻雜區(qū) 260于相同的離子注入及擴(kuò)散工藝中完成。
接著，全面性地形成一介電層(例如氧化層)于半導(dǎo)體襯底101上，覆蓋 CMOS組件100和BJT組件200。以低功率的反應(yīng)性離子刻蝕E'(例如相較于 傳統(tǒng)刻蝕功率的70%)，或者控制刻蝕率，使得于CMOS組件100的柵極結(jié)構(gòu) 兩側(cè)壁上形成間隙壁160，并且留下一層極薄介電層(氧化層)165。
接著，請(qǐng)參閱圖2B，以濕法刻蝕或等離子灰化法(plasmaashing)完全移除 殘留薄的所述介電層(氧化層)165。由于濕法刻蝕或等離子灰化法為較不具侵 入性的刻蝕步驟，因此BJT組件200的表面不致受到反應(yīng)性離子刻蝕的影響， 避免漏電流的發(fā)生。
應(yīng)注意的是，上述實(shí)施例的第一區(qū)域I的CMOS組件100為一邏輯運(yùn)算 組件，及所述第二區(qū)域II的BJT組件200為一高壓電源供應(yīng)組件。
圖3A、 3B、 3C、 3D分別顯示根據(jù)本發(fā)明實(shí)施例的BJT組件的電壓-電流工作曲線關(guān)系圖。由圖3A、 3B、 3C、 3D得知，降低形成柵極間隙壁的反應(yīng) 性離子刻蝕步驟的偏壓(功率)或降低過刻蝕時(shí)間，可避免BJT組件20的表面 損傷30，明顯改善基極電流(IB)初始漏電流問題。再者，比較圖3A、 3B、 3C、 3D的結(jié)果，在圖3D中，降低30%的刻蝕步驟的偏壓(功率)或無過刻蝕對(duì)基 極電流(lB)初始漏電流問題的改善效果最佳。
本發(fā)明雖以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明的范圍，任 何所屬技術(shù)領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的 更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求所界定范圍為準(zhǔn)。
權(quán)利要求
1.一種整合CMOS組件及BJT組件的半導(dǎo)體裝置的制造方法，其特征在于，所述整合CMOS組件及BJT組件的半導(dǎo)體裝置的制造方法包括提供一半導(dǎo)體襯底具有一第一區(qū)域和一第二區(qū)域，其第一區(qū)域包括一CMOS組件，且其第二區(qū)域包括一BJT組件；順應(yīng)性地沉積一介電層于所述半導(dǎo)體襯底上；移除部份的所述介電層，以形成一間隙壁于所述CMOS組件的一柵極結(jié)構(gòu)的側(cè)壁上，并留下殘留薄的所述介電層于所述BJT組件上；以及完全移除所述殘留薄的所述介電層，并完成所述整合CMOS組件及BJT組件的半導(dǎo)體裝置。
2. 如權(quán)利要求1所述的整合CMOS組件及BJT組件的半導(dǎo)體裝置的制造 方法，其特征在于，所述柵極結(jié)構(gòu)包括一金屬硅化物柵極。
3. 如權(quán)利要求1所述的整合CMOS組件及BJT組件的半導(dǎo)體裝置的制造 方法，其特征在于，所述移除部份的所述介電層步驟包括以一反應(yīng)性離子刻 蝕法移除部份的所述介電層。
4. 如權(quán)利要求3所述的整合CMOS組件及BJT組件的半導(dǎo)體裝置的制造 方法，其特征在于，所述反應(yīng)性離子刻蝕法包括低功率的反應(yīng)性離子刻蝕法。
5. 如權(quán)利要求1所述的整合CMOS組件及BJT組件的半導(dǎo)體裝置的制造 方法，其特征在于，所述完全移除殘留薄的所述介電層的步驟包括以一濕法 刻蝕完全移除殘留薄的所述介電層。
6. 如權(quán)利要求1所述的整合CMOS組件及BJT組件的半導(dǎo)體裝置的制造 方法，其特征在于，所述第一區(qū)域的CMOS組件為一邏輯運(yùn)算組件，及所述 第二區(qū)域的BJT組件為一高壓電源供應(yīng)組件。
全文摘要
本發(fā)明提供一種整合CMOS組件及BJT組件的半導(dǎo)體裝置的制造方法，其包括提供一半導(dǎo)體襯底具有一第一區(qū)域和一第二區(qū)域，其中第一區(qū)域包括一CMOS組件，且第二區(qū)域包括一BJT組件。順應(yīng)性地沉積一介電層于所述半導(dǎo)體襯底上。移除部份的所述介電層，以形成一間隙壁于所述CMOS組件的一柵極結(jié)構(gòu)的側(cè)壁上，并留下殘留薄的所述介電層于所述BJT組件上。完全移除所述殘留薄的所述介電層，并完成所述整合CMOS組件及BJT組件的半導(dǎo)體裝置。
文檔編號(hào)H01L21/70GK101656231SQ20081021301
公開日2010年2月24日 申請(qǐng)日期2008年8月20日 優(yōu)先權(quán)日2008年8月20日
發(fā)明者周永隆, 宋建憲, 蔡政哲, 陳俞勛 申請(qǐng)人:世界先進(jìn)積體電路股份有限公司