專利名稱：半導(dǎo)體裝置及金屬氧化物半導(dǎo)體場效應(yīng)晶體管的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置的制造方法，特別涉及金屬氧化物半導(dǎo)體場效應(yīng) 晶體管的制造方法。
背景技術(shù)：
目前業(yè)界不斷嘗試縮減硅質(zhì)襯底上的半導(dǎo)體元件的尺寸。然而，隨著半 導(dǎo)體元件的尺寸微縮化，許多對較大尺寸元件原本沒有顯著影響的問題，在 微縮化后，反而對元件的操作具有關(guān)鍵性的影響。其中形成于鄰接隔離區(qū)的 半導(dǎo)體襯底上的薄介電層即存在著這樣的問題。圖1示出上述問題，其發(fā)生在襯底101、隔離區(qū)103與柵極介電層105 同時存在的情況下。如上所述，鄰接隔離區(qū)103 (通常是淺溝槽隔離(shallow trench isolation, STI)結(jié)構(gòu))的硅襯底101的邊緣出現(xiàn)尖銳的棱角結(jié)構(gòu)，如圖 1中虛線圓圈107所示。接著當(dāng)在襯底101上形成柵極介電層105時，形成 在尖銳的棱角結(jié)構(gòu)上的柵極介電層105明顯比其他區(qū)域的柵極介電層105更 薄。此較薄的區(qū)域會隨著元件的尺寸的縮小而造成許多問題。在這些問題中所說明的例子包括現(xiàn)有技術(shù)中的寄生晶體管(parasitic transistor)，其漏極電流對柵極電壓(drain current-gate voltage)的關(guān)系特性 中會出現(xiàn)雙峰效應(yīng)(double hump behavior)。另外，在如快閃存儲器元件等 非易失性存儲器元件的技術(shù)中，其介電層的薄棱角結(jié)構(gòu)將可能造成擊穿 (punch-through)干擾的問題。最后，此薄棱角結(jié)構(gòu)也可在邏輯存儲器元件 技術(shù)中造成漏電路徑(leakypath)的問題。圖2A與圖2B示出一種技術(shù)，其并非被設(shè)計用以解決這些問題，但能夠 稍微緩和問題犧牲介電層205。圖2A示出一個結(jié)構(gòu)，其包含襯底101，以 及形成于襯底101中的淺溝槽隔離結(jié)構(gòu)103。圖2B示出犧牲介電層205，其 形成于襯底101上以及部分淺溝槽隔離結(jié)構(gòu)103上。接著經(jīng)由蝕刻工藝除去 襯底101與淺溝槽隔離結(jié)構(gòu)103上的犧牲介電層205。 《 雖然形成犧牲介電層205是為了作為遮蔽層用于之后的注入工藝，或是 為了從襯底101的表面上除去表面缺陷，然而圖3示出犧牲介電層205，以 及蝕刻工藝對位于溝槽隔離結(jié)構(gòu)103附近的尖銳棱角結(jié)構(gòu)上的犧牲介電層 205所造成的影響。如上所述，此工藝能夠鈍化襯底101的尖銳棱角結(jié)構(gòu)， 因此犧牲介電層205的厚度會稍微增加。然而，由于這是在形成以及隨后除 去犧牲介電層205的工藝中偶然發(fā)生的附帶效應(yīng)，因而無法對襯底101的尖 銳棱角結(jié)構(gòu)進(jìn)行足夠的鈍化，因此無法克服可能由于這些區(qū)域而發(fā)生在寄生 晶體管中的漏電及干擾等問題。由于現(xiàn)行的制造方法會造成這些或其他的問題，因此需要一種能夠改進(jìn) 硅襯底表面的新方法。本發(fā)明即提供這樣的方法。發(fā)明內(nèi)容為達(dá)成上述目的，本發(fā)明的實施例提供一種半導(dǎo)體裝置的制造方法，包 括下列步驟步驟A，提供襯底，該襯底包含在該襯底中形成的隔離區(qū)；步 驟B，在該襯底及部分上述隔離區(qū)上形成介電層，該介電層具有第一厚度； 步驟C，除去該介電層；以及步驟D，重復(fù)步驟B至步驟C兩次或更多次。上述半導(dǎo)體裝置的制造方法中，所述介電層中至少有部分可由氧化硅或 氮化硅材料形成。上述半導(dǎo)體裝置的制造方法中，所述介電層可具有介于約50 A至約250 A的厚度。上述半導(dǎo)體裝置的制造方法中，所述隔離區(qū)可為場氧化區(qū)或淺溝槽隔離 結(jié)構(gòu)。上述半導(dǎo)體裝置的制造方法中，所述介電層至少有部分可利用蝕刻工藝 除去。上述半導(dǎo)體裝置的制造方法還可包括下列步驟:形成柵極介電層及柵極; 形成間隔層；以及形成源極/漏極區(qū)。本發(fā)明的另一實施例也提供一種半導(dǎo)體裝置的制造方法，包括下列步驟 提供襯底，該襯底包含在該襯底中形成的隔離區(qū)；進(jìn)行多次步驟，各步驟包 括在該襯底及部分上述隔離區(qū)上形成介電層，該介電層具有第一厚度；以 及除去該介電層。
上述半導(dǎo)體裝置的制造方法中，所述介電層中至少有部分可由氧化硅或 氮化硅材料形成。上述半導(dǎo)體裝置的制造方法中，所述介電層可具有介于約50A至約250 A的厚度。上述半導(dǎo)體裝置的制造方法中，所述隔離區(qū)可為場氧化區(qū)或淺溝槽隔離 結(jié)構(gòu)。上述半導(dǎo)體裝置的制造方法中，所述介電層至少有部分可利用蝕刻工藝 除去。上述半導(dǎo)體裝置的制造方法還可包括下列步驟:形成柵極介電層及柵極； 形成間隔層；以及形成源極/漏極區(qū)。另外，本發(fā)明的又一實施例提供一種金屬氧化物半導(dǎo)體場效應(yīng)晶體管的 制造方法，包括下列步驟步驟A，提供襯底，該襯底包含在該襯底中形成 的隔離區(qū)；步驟B，在該襯底及部分上述隔離區(qū)上形成介電層，該介電層具 有第一厚度；步驟C，除去該介電層；步驟D，重復(fù)步驟B至步驟C兩次或 更多次；步驟E，形成柵極介電層；步驟F，形成柵極；步驟G，形成間隔 層；以及步驟H，形成源極/漏極區(qū)。上述金屬氧化物半導(dǎo)體場效應(yīng)晶體管的制造方法中，所述介電層中至少 有部分可由氧化硅或氮化硅材料形成。上述金屬氧化物半導(dǎo)體場效應(yīng)晶體管的制造方法中，所述介電層可具有 介于約50A至約250A的厚度。上述金屬氧化物半導(dǎo)體場效應(yīng)晶體管的制造方法中，所述介電層至少有 部分可利用蝕刻工藝除去。上述金屬氧化物半導(dǎo)體場效應(yīng)晶體管的制造方法還可包括在重復(fù)步驟 B至步驟C兩次或更多次完成后，將雜質(zhì)摻雜至該襯底中。上述金屬氧化物半導(dǎo)體場效應(yīng)晶體管的制造方法中，在重復(fù)步驟B至步 驟C兩次或更多次中的其中一次中，可在介電層形成后，將雜質(zhì)摻雜至該襯 底中。與現(xiàn)有技術(shù)相比，本發(fā)明能使得襯底的預(yù)定區(qū)域中的介電層具有更大的 厚度，從而減少或消除與寄生晶體管、擊穿干擾及漏電路徑相關(guān)的問題。


圖1示出現(xiàn)有技藝中，未進(jìn)行犧牲層的形成及除去工藝，而包含有襯底、 隔離區(qū)及與介電層相連形成的接合區(qū)的剖面圖。圖2A至圖2B為現(xiàn)有技藝中，形成犧牲介電層，接著除去犧牲介電層的 工藝中的步驟剖面圖。圖3示出現(xiàn)有技藝中，已進(jìn)行一層犧牲介電層的形成及除去工藝，而包 含有襯底、隔離區(qū)及與犧牲介電層相連形成的接合區(qū)的剖面圖。圖4示出本發(fā)明的實施例中的襯底的剖面圖，其中隔離區(qū)形成于襯底中。圖5示出本發(fā)明的實施例中，在圖4中的結(jié)構(gòu)上形成一層犧牲層的剖面圖。圖6示出本發(fā)明的實施例中，自圖5中的結(jié)構(gòu)除去犧牲層后的剖面圖。 圖7示出本發(fā)明的實施例中，在圖6中的結(jié)構(gòu)已形成及除去多層犧牲層，并在襯底上形成介電層與柵極后的剖面圖。圖8示出本發(fā)明的實施例中，圖7中的結(jié)構(gòu)于形成間隔結(jié)構(gòu)及源極/漏極區(qū)后的剖面圖。圖9示出本發(fā)明的實施例中，己形成并除去兩層犧牲層后，由襯底、隔 離區(qū)及與介電層相連所形成的接合區(qū)的剖面圖。圖IO示出本發(fā)明的實施例中，已形成并除去三層犧牲層后，由襯底、隔 離區(qū)及與介電層相連所形成的接合區(qū)的剖面圖。其中，附圖標(biāo)記說明如下101 襯底；103 隔離區(qū)；105 柵極介電層；107 接合區(qū)；205 犧牲介電 層；401~襯底；403 隔離區(qū)；501~犧牲層；701~介電層；703 柵極；705~接 合區(qū)；801H司隔結(jié)構(gòu)；803~源極/漏極區(qū)；901 階梯結(jié)構(gòu)；903 第一區(qū)域；1001~ 階梯結(jié)構(gòu)；1003 第一區(qū)域。
具體實施方式
有關(guān)各實施例的制造和使用方式如下所述。然而，值得注意的是，本發(fā) 明所提供的各種可應(yīng)用的發(fā)明概念可依具體內(nèi)文的各種變化來實施，且在此 所討論的具體實施例僅用來示出具體使用和制造本發(fā)明的方法，而不甩來限 制本發(fā)明的范圍。
以下透過各附圖及示例說明本發(fā)明優(yōu)選實施例的制造過程。此外，在本 發(fā)明各種不同的各種實施例和附圖中，相同的符號代表相同或類似的元件。圖4示出襯底401，.其中隔離區(qū)403形成于襯底401中。襯底401可包 含摻雜或未摻雜的硅材料，或絕緣層上硅(silicon on insulator, SOI)襯底的 有源層。絕緣層上硅襯底通常包含一層半導(dǎo)體材料，例如硅、鍺、鍺化硅、 絕緣層上硅、絕緣層上鍺化硅(silicon germanium on insulator, SGOI)，或其 組合。也可使用其他的襯底，如多層結(jié)構(gòu)(multi-layered)的襯底、梯狀結(jié)構(gòu) (gradient)的襯底，或混合取向(hybridorientation)的襯底。隔離區(qū)403通常用于將形成于襯底401上的電性元件電性隔離。在一實 施例中，隔離區(qū)403是利用現(xiàn)有技藝對襯底401進(jìn)行蝕刻工藝以形成溝槽、 并以介電材料填充溝槽的方式形成的。優(yōu)選的是利用高密度等離子體技術(shù)， 以諸如氧化物材料之類介電材料進(jìn)行填充工藝，來形成隔離區(qū)403。然而， 也可用其他種類的隔離結(jié)構(gòu)，如利用局部氧化隔離技術(shù)(local oxidation of silicon, LOCOS)形成的場介電結(jié)構(gòu)，來隔離襯底401。圖5示出在襯底401上以及部分隔離區(qū)403上形成第一犧牲層501。犧 牲層501以在襯底401上表面進(jìn)行硅材料的氧化工藝所形成的氧化硅材料為 優(yōu)選。另外，犧牲層501也可以是在襯底401上表面進(jìn)行硅材料的氮化工藝 所形成的氮化硅材料。犧牲層501的厚度可介于約50A至約250A，而以約 150A為優(yōu)選。圖6示出將第一犧牲層501自襯底401及隔離區(qū)403除去后所形成的結(jié) 構(gòu)。犧牲層501是利用如氫氟酸(hydrofluoric acid, HF)、氟化氨(ammonium fluoride, NH4F)、醋酸(acetic acid, 。2恥2)、硝酸(nitric acid, HN03)、 磷酸(phosphoric acid, H304P)、鹽酸(hydrochloric acid, HCL)等蝕刻劑進(jìn) 行濕蝕刻工藝來除去的。然而，本領(lǐng)域技術(shù)人員將可了解，也可利用許多其 他的蝕刻劑及工藝方法將犧牲層501除去。例如，可利用如六氟丙烯 (hexafluoropropene， CsF6)、全氟戊烷(perfluoroeneopentane， C5F12)的全 氟碳材料(perfluorocarbon)，或其他具有CJy或CxFyHz通式的化學(xué)材料的 蝕刻劑進(jìn)行干蝕刻工藝。本發(fā)明并不受限于以上所列的例子中的工藝或蝕刻 劑。如上所述示出于圖4至圖6的工藝可結(jié)合成一個工藝，其包含形成犧牲
層501及除去犧牲層50 1的步驟。然而，如上所說明，包含形成犧牲層501 及除去犧牲層501步驟的單一工藝，無法對愈趨微小的元件提供所需的幫助。 因此，將圖4至圖6所描述的工藝重復(fù)一次或更多次，直至襯底401逐漸具 有階梯狀的結(jié)構(gòu)，而能夠使得隨后在隔離區(qū)403中形成的介電層701 (以下 會說明其形成方法)的厚度能達(dá)到預(yù)期值。隨著工藝的重復(fù)進(jìn)行，每次所形 成的犧牲層501的厚度可不同或相同于先前所形成的犧牲層501。襯底401的最終型態(tài)取決于上述步驟的重復(fù)次數(shù)。每當(dāng)進(jìn)行一層犧牲層 501的形成及除去工藝，即表示對襯底401進(jìn)行一次"步驟"。例如，當(dāng)有 兩層犧牲層501被形成及被除去時，即表示對襯底401進(jìn)行兩次"步驟"， 而當(dāng)有三層犧牲層501被形成及被除去時，即表示對襯底401進(jìn)行三次"步 驟"。當(dāng)工藝被重復(fù)高于三次時，"步驟"的次數(shù)將等于之前已形成的犧牲 層501的層數(shù)。接著將根據(jù)圖9及圖IO更詳細(xì)的說明這些"步驟"。在一實施例中，襯底401最初為未摻雜的，而在進(jìn)行完多重步驟，且襯 底401的棱角結(jié)構(gòu)具有所期望的型態(tài)后，可對襯底401進(jìn)行摻雜工藝(利用 p型或n型雜質(zhì)對襯底401進(jìn)行摻雜工藝)。另外，也可在每次進(jìn)行的步驟 當(dāng)中，在犧牲層501被除去后，或在犧牲層501被形成后而未被除去之前進(jìn) 行摻雜工藝。若是在犧牲層501被除去之前進(jìn)行摻雜工藝，則犧牲層501在 摻雜工藝中可作為掩模層。圖7示出當(dāng)所有所期望的犧牲層501已被形成及除去后，在襯底401上 形成介電層701與柵極703。虛線示出由襯底401、介電層701、柵極703， 及隔離區(qū)403連接形成的接合區(qū)705。介電層701以如氧化硅(siliconoxide)、 氮氧化硅(silicon oxynitride)、氮化硅(silicon nitride)、氧化物、含氮的 氧化物(nitrogen-containing oxide)，或其組合等的高介電系數(shù)(high-k)材 料為優(yōu)選。介電層701的介電系數(shù)(permittivity)值以大于約4為優(yōu)選。此 類材料的其他例子包含氧化鋁(aluminum oxide)、氧化鑭(lanthanum oxide)、 氧化鉿(hafhium oxide)、氧化鋯(zirconium oxide)、氮氧化鉿(hafiiium oxynitride)，或其組合。在一優(yōu)選實施中，介電層701包含氧化層，而介電層701可利用任何氧 化工藝來形成，例如在含有氧化物分子、水(H20)分子、氧化氮(NO)分 子，或其組合的環(huán)境下進(jìn)行濕式或干式熱氧化(thermal oxidation〗工藝，或 以四乙氧基硅烷(tetra-ethyl-ortho-silicate， TEOS )與氧分子作為前體 (precursor)進(jìn)行化學(xué)氣相沉積工藝(chemical vapor deposition, CVD)。在 一實施例中，介電層701的厚度介于約8A至約20A。柵極703以包含如金屬、金屬硅化物(metal silicide)、金屬氮化物(metal nitride)、摻雜的多晶硅、或其他導(dǎo)電材料，或其組合的導(dǎo)電材料為優(yōu)選， 其中金屬例如為鉭(tantalum)、鈦(titanium)、鉬(molybdenum)、鴇、 鉑、鋁、鉿，或釕(ruthenium)，金屬硅化物例如為鈦硅化物、鈷硅化物、 鎳硅化物，或鉭硅化物，金屬氮化物例如為氮化鈦或氮化鉭。在一優(yōu)選實施 中，柵極703為多晶硅材料，且柵極703可以為利用低壓化學(xué)氣相沉積法 (low-pressure chemical vapor deposition, LPCVD)形成的摻雜或未摻雜的多 晶硅材料，而柵極703的厚度介于約400A至約2500A的范圍中，但以大于 約1500A為優(yōu)選。圖8為在圖7中所示出的結(jié)構(gòu)在額外形成間隔結(jié)構(gòu)801與源極/漏極區(qū) 803后，所形成的結(jié)構(gòu)的側(cè)面剖面圖。為形成間隔結(jié)構(gòu)801，首先在之前所形 成的結(jié)構(gòu)上毯覆式地形成間隔層(未示出)。間隔層以包含氮化硅、氮氧化 物、碳化硅、氮氧化硅及氧化物等的材料為優(yōu)選。間隔層以如化學(xué)氣相沉積 法、等離子體輔助化學(xué)氣相沉積法、濺鍍法及其他傳統(tǒng)方法形成為優(yōu)選。接 著利用各向異性蝕刻工藝將間隔結(jié)構(gòu)801圖案化，并自結(jié)構(gòu)的水平表面將間 隔層除去。在一優(yōu)選實施例中，源極/漏極區(qū)803通過將如砷或硼等元素注入襯底 401內(nèi)的方式，利用一次或多次的摻雜工藝來形成。當(dāng)所形成的元件為NMOS 元件或PMOS元件時，可形成源極/漏極區(qū)803。由于是以柵極703與間隔結(jié) 構(gòu)801作為掩模，所形成的源極/漏極區(qū)803實質(zhì)上對準(zhǔn)柵極703與各自對應(yīng) 的間隔結(jié)構(gòu)801。要注意的是，雖然以上所說明的工藝為特定的工藝，本領(lǐng)域技術(shù)人員將 可了解也可利用許多其他的工藝或步驟等。例如，利用由間隔層與襯墊層組 成的多種組合結(jié)構(gòu)進(jìn)行多次的摻雜工藝，以形成具有特定型態(tài)或特性的源極/ 漏極區(qū)803，從而達(dá)到特定的目的?？衫眠@些工藝中的任何方法形成源極/ 漏極區(qū)803，而本發(fā)明并不限定于以上所說明的步驟方法中。 -圖9示出圖7中接合區(qū)705的放大圖，而接合區(qū)705是已自襯底401形 成并除去兩層犧牲層501后所形成的。如圖所示，在鄰接隔離區(qū)403的襯底 401中的第一區(qū)域903內(nèi)，襯底401的尖銳棱角結(jié)構(gòu)明顯地被再成形為兩層 階梯結(jié)構(gòu)901。而剩余的襯底401實質(zhì)上仍維持平面結(jié)構(gòu)。當(dāng)兩層犧牲層501 已被形成及除去后，在接合區(qū)705中的襯底401上所形成的介電層701，會 比沒有犧牲層501被形成或除去，或只有一層犧牲層501被形成或除去后所 形成的介電層具有更厚的厚度。圖10示出相似的接合區(qū)705的放大圖，而接合區(qū)705是已自襯底401 形成及除去三層犧牲層501后所形成的。如圖所示，在靠近隔離區(qū)403的襯 底401的第一區(qū)域1003內(nèi)具有三層階梯結(jié)構(gòu)1001。特別的是，襯底401甚 至?xí)越殡妼?01的表面被除去。此工藝被重復(fù)進(jìn)行的次數(shù)愈多，最終在襯 底401的此區(qū)域上所形成的介電層701的厚度愈厚。本領(lǐng)域技術(shù)人員將可了解，可利用形成與除去多層犧牲層的方式，對襯 底401的靠近隔離區(qū)403且位于區(qū)域中的介電層701下的的區(qū)域進(jìn)行再成形。 利用這種方法，可使此區(qū)域中的介電層其厚度厚于利用別的方法所形成的介 電層。此較厚的區(qū)域能夠幫助減少或消除與寄生晶體管、易失性存儲器元件 技術(shù)中的擊穿干擾以及漏電路徑有關(guān)的問題。雖然本發(fā)明已通過優(yōu)選實施例公開如上，然而其并非用以限定本發(fā)明， 任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做一定的改動 與修改，因此本發(fā)明的保護(hù)范圍應(yīng)以所附權(quán)利要求范圍為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體裝置的制造方法，包括下列步驟步驟A，提供襯底，該襯底包含在其中形成的隔離區(qū)；步驟B，在該襯底及部分所述隔離區(qū)上形成介電層，該介電層具有第一厚度；步驟C，除去該介電層；以及步驟D，重復(fù)步驟B至步驟C兩次或更多次。
2. 如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中所述介電層中至少 有部分是由氧化硅或氮化硅材料形成的。
3. 如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中所述介電層具有介 于約50A至約250A的厚度。
4. 如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中所述隔離區(qū)為場氧 化區(qū)或淺溝槽隔離結(jié)構(gòu)。
5. 如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，其中所述介電層至少有 部分是利用蝕刻工藝除去的。
6. 如權(quán)利要求1所述的半導(dǎo)體裝置的制造方法，還包括下列步驟 形成柵極介電層及柵極；形成間隔層；以及 形成源極/漏極區(qū)。
7. —種半導(dǎo)體裝置的制造方法，包括下列步驟 提供襯底，該襯底包含在其中形成的隔離區(qū)； 進(jìn)行多次步驟，各次步驟包括在該襯底及部分所述隔離區(qū)上形成介電層，該介電層具有第一厚度;以及除去該介電層。
8. 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其中所述介電層中至少 有部分是由氧化硅或氮化硅材料形成的。
9. 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其中所述介電層具有介 于約50A至約250A的厚度。
10. 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其中所述隔離區(qū)為場 氧化區(qū)或淺溝槽隔離結(jié)構(gòu)。
11. 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其中所述介電層至少 有部分是利用蝕刻工藝除去的。
12. 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，還包括下列步驟 形成柵極介電層及柵極；形成間隔層；以及 形成源極/漏極區(qū)。
13. 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，還包括下列步驟在 進(jìn)行完多次步驟后，將雜質(zhì)摻雜至該襯底中。
14. 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其中多次步驟中的其 中一次還包括在形成完介電層后，將雜質(zhì)摻雜至該襯底中。
15. —種金屬氧化物半導(dǎo)體場效應(yīng)晶體管的制造方法，包括下列步驟 步驟A，提供襯底，該襯底包含在其中形成的隔離區(qū)；步驟B，在該襯底及部分所述隔離區(qū)上形成介電層，該介電層具有第一 厚度；步驟C，除去該介電層；步驟D，重復(fù)步驟B至步驟C兩次或更多次； 步驟E，形成柵極介電層； 步驟F，形成柵極； 步驟G，形成間隔層；以及 步驟H，形成源極/漏極區(qū)。
16. 如權(quán)利要求15所述的金屬氧化物半導(dǎo)體場效應(yīng)晶體管的制造方法，其中所述介電層中至少有部分是由氧化硅或氮化硅材料形成的。
17. 如權(quán)利要求15所述的金屬氧化物半導(dǎo)體場效應(yīng)晶體管的制造方法， 其中所述介電層具有介于約50 A至約250 A的厚度。
18. 如權(quán)利要求15所述的金屬氧化物半導(dǎo)體場效應(yīng)晶體管的制造方法， 其中所述介電層至少有部分是利用蝕刻工藝除去的。
19. 如權(quán)利要求15所述的金屬氧化物半導(dǎo)體場效應(yīng)晶體管的制造方法， 其中還包括在重復(fù)步驟B至步驟C兩次或更多次完成后，將雜質(zhì)摻雜至該 襯底中。
20.如權(quán)利要求15所述的金屬氧化物半導(dǎo)體場效應(yīng)晶體管的制造方法， 其中在重復(fù)步驟B至步驟C兩次或更多次中的其中一次中，在介電層形成后， 將雜質(zhì)摻雜至該襯底中。
全文摘要
本發(fā)明提供一種半導(dǎo)體裝置的制造方法，包括下列步驟步驟A，提供襯底，該襯底包含在其中形成的隔離區(qū)；步驟B，在該襯底及部分的隔離區(qū)上形成介電層，該介電層具有第一厚度；步驟C，除去該介電層；以及步驟D，重復(fù)步驟B至步驟C兩次或更多次。與現(xiàn)有技術(shù)相比，本發(fā)明能使得襯底的預(yù)定區(qū)域中的介電層具有更大的厚度，從而減少或消除與寄生晶體管、擊穿干擾及漏電路徑相關(guān)的問題。
文檔編號H01L21/70GK101154619SQ20071015318
公開日2008年4月2日 申請日期2007年9月28日 優(yōu)先權(quán)日2006年9月29日
發(fā)明者朱文定, 王馭熊, 金顯維, 陳恒毅 申請人:臺灣積體電路制造股份有限公司