形成鰭片式場(chǎng)效應(yīng)晶體管裝置的方法及設(shè)備的制造方法
【專利摘要】一種形成鰭片式場(chǎng)效應(yīng)晶體管裝置之方法及設(shè)備，晶體管其方法包含：提供由第一半導(dǎo)體材料形成的基板，其中該基板包含多個(gè)隔離區(qū)域；將該基板的上部部分蝕刻除去以形成多個(gè)溝槽，其中每一溝槽位于兩個(gè)鄰近隔離區(qū)域之間；經(jīng)由外延生長(zhǎng)工藝使多個(gè)半導(dǎo)體鰭片在該基板的上的這些溝槽中過(guò)度生長(zhǎng)，其中這些半導(dǎo)體鰭片的上部部分位于這些隔離區(qū)域的頂表面上方；將平坦化工藝應(yīng)用于這些半導(dǎo)體鰭片，其中由于應(yīng)用該平坦化工藝的該步驟的執(zhí)行，這些半導(dǎo)體鰭片的頂表面與這些隔離區(qū)的頂表面相齊；以及將缺陷半導(dǎo)體鰭片移除以形成空溝槽。由于在半導(dǎo)體裝置的頂表面上具有差排缺陷的機(jī)率較低，所以利用本發(fā)明的形成鰭片式場(chǎng)效應(yīng)晶體管的方法可得到無(wú)缺陷FinFET裝置。
【專利說(shuō)明】
形成鰭片式場(chǎng)效應(yīng)晶體管裝置的方法及設(shè)備
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種形成鰭片式場(chǎng)效應(yīng)晶體管裝置的方法。
【背景技術(shù)】
[0002]由于各種電子組件(例如晶體管、二極管、電阻器、電容器等等)的積體密度不斷改良，半導(dǎo)體工業(yè)已經(jīng)歷迅速的成長(zhǎng)。在很大程度上，積體密度的此改良來(lái)自最小特征尺寸的反復(fù)減小，該改良允許將更多組件整合至給定區(qū)域中。然而，較小特征尺寸可導(dǎo)致較大漏電流。由于近來(lái)對(duì)于甚至更小的電子裝置的需求增加，對(duì)減少半導(dǎo)體裝置的漏電流的需要亦有所增加。
[0003]作為用以進(jìn)一步減少半導(dǎo)體裝置中的漏電流的有效替代物，已出現(xiàn)鰭片式場(chǎng)效應(yīng)晶體管(fin field effect transistor ;FinFET)。在FinFET中，包括漏極、通道區(qū)域以及源極的主動(dòng)區(qū)域自半導(dǎo)體基板的表面向上突出，F(xiàn)inFET位于該半導(dǎo)體基板上。根據(jù)橫截面圖，F(xiàn)inFET(如鰭片)的主動(dòng)區(qū)域的形狀為矩形。此外，F(xiàn)inFET的柵極結(jié)構(gòu)圍繞三個(gè)側(cè)面包覆該主動(dòng)區(qū)域，如同顛倒的U字型。因而，該柵極結(jié)構(gòu)對(duì)通道的控制變得更加有力?，F(xiàn)有平面晶體管的短通道漏效應(yīng)已獲減少。同樣，當(dāng)斷開FinFET時(shí)，柵極結(jié)構(gòu)可更好地控制通道以便減少漏電流。
[0004]由于技術(shù)進(jìn)一步發(fā)展，半導(dǎo)體工藝節(jié)點(diǎn)經(jīng)按比例縮小以用于高密度集成電路。因而，經(jīng)由使半導(dǎo)體工藝節(jié)點(diǎn)縮小(例如，使工藝節(jié)點(diǎn)朝小于20nm的節(jié)點(diǎn)縮小)，集成電路的形狀因子已獲改良。由于將半導(dǎo)體裝置按比例縮小，所以需要自一代至下一代的新技術(shù)以維持電子組件的效能。例如，需要藉由高載子移動(dòng)率材料形成的晶體管以用于高密度集成電路及高速集成電路，該高載子移動(dòng)率材料諸如πι-v材料、鍺及/或類似物。
[0005]鍺及硅為周期表中的第IV族元素。與硅相比，鍺具有更高的載子移動(dòng)率及孔移動(dòng)率。鍺的更高的載子移動(dòng)率及孔移動(dòng)率可導(dǎo)致更好的裝置電性質(zhì)。例如，硅的晶格電子移動(dòng)率為1417cm2/V-sec。相比之下，鍺的晶格電子移動(dòng)率為3900cm2/V-sec。鍺的電子移動(dòng)率為硅的電子移動(dòng)率的約2.75倍。鍺的此類更高的電子移動(dòng)率導(dǎo)致更高的驅(qū)動(dòng)電流及更小的柵極延遲。應(yīng)注意，一些第III族-第V族材料可用以替換硅，因?yàn)榈贗II族-第V族材料中的一些可比鍺及硅具有高得多的移動(dòng)率。
[0006]與硅相比，鍺具有各種優(yōu)點(diǎn)。然而，硅晶圓在半導(dǎo)體工業(yè)中占主要地位，因?yàn)殒N晶圓的成本非常高?；诰w管以制造鍺的一個(gè)廣泛接受的方案為經(jīng)由外延生長(zhǎng)工藝使鍺主動(dòng)區(qū)域生長(zhǎng)于硅基板上。使鍺層生長(zhǎng)于硅基板上普遍稱為鍺-硅異質(zhì)外延生長(zhǎng)。鍺的晶格常數(shù)比硅的晶格常數(shù)大約4.2%。當(dāng)鍺層生長(zhǎng)于硅基板上時(shí)，鍺層遭壓縮應(yīng)變以符合硅基板的晶格間隔。鍺層生長(zhǎng)超過(guò)臨界厚度后，該應(yīng)變可藉由形成各種螺紋差排來(lái)消除。此類螺紋差排為可降低基于鍺系晶體管的電性質(zhì)的缺陷。

【發(fā)明內(nèi)容】

[0007]本發(fā)明的一實(shí)施態(tài)樣提供一種形成鰭片式場(chǎng)效應(yīng)晶體管裝置的方法，其包含以下步驟:提供由一第一半導(dǎo)體材料形成的一基板，其中該基板包含多個(gè)隔離區(qū)域；將該基板的上部部分蝕刻除去以形成多個(gè)溝槽，其中每一溝槽位于兩個(gè)鄰近隔離區(qū)域之間；經(jīng)由一外延生長(zhǎng)工藝使多個(gè)半導(dǎo)體鰭片在該基板之上的這些溝槽中過(guò)度生長(zhǎng)，其中這些半導(dǎo)體鰭片的上部部分位于這些隔離區(qū)域的頂表面上方；將一平坦化工藝應(yīng)用于這些半導(dǎo)體鰭片，其中由于應(yīng)用該平坦化工藝的該步驟的執(zhí)行，這些半導(dǎo)體鰭片的頂表面與這些隔離區(qū)域的頂表面相齊；以及將一缺陷半導(dǎo)體鰭片移除以形成一空溝槽。
[0008]本發(fā)明的另一實(shí)施態(tài)樣提供一種形成鰭片式場(chǎng)效應(yīng)晶體管裝置的設(shè)備，其包含:位于一基板之上的一第一半導(dǎo)體鰭片、一第二半導(dǎo)體鰭片以及一第三半導(dǎo)體鰭片，其中:該第一半導(dǎo)體鰭片及該第二半導(dǎo)體藉由一第一隔離區(qū)域來(lái)分離；以及該第二半導(dǎo)體鰭片及該第三半導(dǎo)體藉由一第二隔離區(qū)域來(lái)分離，且其中該第一隔離區(qū)域的一寬度大于該第二隔離區(qū)域的一寬度。
[0009]本發(fā)明的又一實(shí)施態(tài)樣提供一種形成鰭片式場(chǎng)效應(yīng)晶體管裝置的方法，其包含以下步驟:使包括一第一隔離區(qū)域、一第二隔離區(qū)域以及一第三隔離區(qū)域的多個(gè)隔離區(qū)域形成于一基板中；將該基板的上部部分移除以形成包括一第一溝槽及一第二溝槽的多個(gè)溝槽，其中:該第一溝槽位于該第一隔離區(qū)域與該第二隔離區(qū)域之間；以及該第二溝槽位于該第二隔離區(qū)域與該第三隔離區(qū)域之間；經(jīng)由一外延生長(zhǎng)工藝使多個(gè)半導(dǎo)體鰭片生長(zhǎng)，這些半導(dǎo)體鰭片包括該第一溝槽中的一第一半導(dǎo)體鰭片及該第二溝槽中的一第二半導(dǎo)體鰭片；將一缺陷半導(dǎo)體鰭片移除以形成一空溝槽；檢查該多個(gè)半導(dǎo)體鰭片的頂表面以發(fā)現(xiàn)該空溝槽；以及使一新半導(dǎo)體鰭片生長(zhǎng)于該空溝槽中。
[0010]以下結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)描述，但不作為對(duì)本發(fā)明的限定。
【附圖說(shuō)明】
[0011]當(dāng)結(jié)合附圖閱讀以下詳細(xì)描述時(shí)將更好地理解本揭示內(nèi)容的態(tài)樣。注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)慣例，各種特征未按比例描繪。事實(shí)上，為了論述清楚，可任意增大或縮小各種特征的尺寸。
[0012]圖1例示根據(jù)本揭示內(nèi)容的各種實(shí)施例的FinFET裝置的透視圖；
[0013]圖2例示根據(jù)本揭示內(nèi)容的各種實(shí)施例的在基板中具有多個(gè)隔離區(qū)域的半導(dǎo)體裝置；
[0014]圖3例示根據(jù)本揭示內(nèi)容的各種實(shí)施例的圖2所展示的半導(dǎo)體裝置于基板之上部部分移除后的橫截面圖；
[0015]圖4例示根據(jù)本揭示內(nèi)容的各種實(shí)施例的圖3所展示的半導(dǎo)體裝置于使多個(gè)半導(dǎo)體區(qū)域在溝槽中生長(zhǎng)后的橫截面圖；
[0016]圖5例示根據(jù)本揭示內(nèi)容的各種實(shí)施例的將過(guò)度生長(zhǎng)部分移除后的圖4所展示的半導(dǎo)體裝置；
[0017]圖6例示根據(jù)本揭示內(nèi)容的各種實(shí)施例的圖5所展示的FinFET裝置的透視圖；
[0018]圖7例示根據(jù)本揭示內(nèi)容的各種實(shí)施例的圖5所展示的半導(dǎo)體裝置于將蝕刻工藝應(yīng)用于半導(dǎo)體裝置后的橫截面圖；
[0019]圖8例示根據(jù)本揭示內(nèi)容的各種實(shí)施例的圖7所展示的半導(dǎo)體裝置于將外延生長(zhǎng)應(yīng)用于半導(dǎo)體裝置且隨后應(yīng)用CMP工藝后的橫截面圖；
[0020]圖9例示制造根據(jù)本揭示內(nèi)容的各種實(shí)施例的無(wú)缺陷FinFET裝置的流程圖；
[0021]圖10例示根據(jù)本申請(qǐng)案的各種實(shí)施例的圖7所展示的半導(dǎo)體裝置于將介電質(zhì)材料填入空溝槽中后的橫截面圖；
[0022]圖11例示制造根據(jù)本揭示內(nèi)容的各種實(shí)施例的圖10所展示的無(wú)缺陷FinFET裝置的流程圖；
[0023]圖12例示根據(jù)本申請(qǐng)案的各種實(shí)施例的圖7所展示的半導(dǎo)體裝置于將介電質(zhì)材料填入空溝槽中后的橫截面圖；以及
[0024]圖13例示制造根據(jù)本揭示內(nèi)容的各種實(shí)施例的圖12所展示的無(wú)缺陷FinFET裝置的流程圖。
[0025]其中，附圖標(biāo)記
[0026]H 高度
[0027]h 差排限制高度/高度
[0028]Wl 寬度
[0029]W2 寬度
[0030]W3 寬度
[0031]W4 寬度
[0032]W5 寬度
[0033]100 FinFET 裝置
[0034]102 基板
[0035]112 第一鰭片
[0036]114 第二鰭片
[0037]116第三鰭片
[0038]118第四鰭片
[0039]120第五鰭片
[0040]122隔離區(qū)域
[0041]132下部部分
[0042]134上部部分
[0043]200半導(dǎo)體裝置
[0044]212隔離區(qū)域
[0045]214隔離區(qū)域
[0046]216隔離區(qū)域
[0047]218隔離區(qū)域
[0048]220隔離區(qū)域
[0049]222隔離區(qū)域
[0050]302 溝槽
[0051]304 溝槽
[0052]306 溝槽
[0053]308 溝槽
[0054]310 溝槽
[0055]402半導(dǎo)體區(qū)域
[0056]404半導(dǎo)體區(qū)域
[0057]406半導(dǎo)體區(qū)域
[0058]408半導(dǎo)體區(qū)域
[0059]410半導(dǎo)體區(qū)域
[0060]412下部部分
[0061]602差排缺陷
[0062]702 空溝槽
[0063]902 步驟
[0064]904 步驟
[0065]906 步驟
[0066]908 步驟
[0067]910 步驟
[0068]1000半導(dǎo)體裝置
[0069]1002隔離區(qū)域
[0070]1102 步驟
[0071]1104 步驟
[0072]1106 步驟
[0073]1108 步驟
[0074]1110 步驟
[0075]1200半導(dǎo)體裝置
[0076]1202隔離區(qū)域
[0077]1302 步驟
[0078]1304 步驟
[0079]1306 步驟
[0080]1308 步驟
[0081]1310 步驟
【具體實(shí)施方式】
[0082]以下揭示內(nèi)容提供用于實(shí)現(xiàn)本發(fā)明的不同特征的許多不同實(shí)施例或?qū)嵗?。以下描述組件及布置的特定實(shí)例以簡(jiǎn)化本揭示內(nèi)容。當(dāng)然，這些特定實(shí)例僅僅為實(shí)例且不意欲為限制。例如，以下描述中第一特征在第二特征之上或在第二特征上的形成可包括其中第一特征及第二特征以直接接觸形成的實(shí)施例，且亦可包括其中另外的特征可形成于第一特征與第二特征之間以使得第一特征與第二特征可能不處于直接接觸的實(shí)施例。此外，本揭示內(nèi)容可在各種實(shí)例中重復(fù)參考數(shù)字及/或字母。此重復(fù)系出于簡(jiǎn)單及清晰性的目的，且自身不規(guī)定所論述各種實(shí)施例及/或配置之間的關(guān)系。
[0083]此外，為易于描述，本文可使用諸如「下方」、「之下」、「下部」、「上方」、「上部」及類似物的空間相對(duì)術(shù)語(yǔ)以描述一個(gè)元件或特征與另一元件(一個(gè)以上元件)或特征(一個(gè)以上特征)的在諸圖中所例示的關(guān)系。這些空間相對(duì)術(shù)語(yǔ)旨在包含除諸圖中所描繪的定向外的處于使用或操作中的該裝置的不同定向。該設(shè)備可以其他方式定向(旋轉(zhuǎn)90度或處于其他定向)且可據(jù)此同樣解釋本文使用的空間相對(duì)描述符。
[0084]圖1例示根據(jù)本揭示內(nèi)容的各種實(shí)施例的FinFET裝置的透視圖。FinFET裝置100包括基板102、隔離區(qū)域122以及在基板102之上形成的多個(gè)鰭片。如圖1所展示，可存在五個(gè)鰭片，即第一鰭片112、第二鰭片114、第三鰭片116、第四鰭片118以及第五鰭片120。應(yīng)注意，雖然圖1例示具有五個(gè)鰭片的FinFET裝置100，但FinFET裝置100可容納任意數(shù)目的鰭片。本文所例示的鰭片數(shù)目?jī)H為清楚地例示各種實(shí)施例的發(fā)明態(tài)樣的目的而加以限制。
[0085]在一些實(shí)施例中，基板102可為結(jié)晶結(jié)構(gòu)?；?02可由硅形成，不過(guò)該基板亦可由諸如硅、鍺、鎵、砷的其他第III族元素、第IV族元素及/或第V族元素以及其組合形成。在一些實(shí)施例中，基板102包含具有第一晶體定向的第一半導(dǎo)體材料。該第一半導(dǎo)體材料為硅且該第一晶體定向?yàn)椤?01〉晶體定向。
[0086]在一些實(shí)施例中，這些鰭片可由不同于基板102的第一半導(dǎo)體材料的第二半導(dǎo)體材料形成。該第二半導(dǎo)體材料可選自由以下組成的群:第IV族元素、第III族-第V族化合物、第II族-第VI族化合物。此外，這些鰭片可不由單一半導(dǎo)體材料形成。實(shí)情為，這些鰭片可藉由相互堆疊的多個(gè)半導(dǎo)體層來(lái)形成，且這些所堆疊半導(dǎo)體層中的每一者可由諸如第IV族元素、第III族-第V族化合物、第II族-第VI族化合物的不同半導(dǎo)體材料形成。
[0087]根據(jù)實(shí)施例，該第二半導(dǎo)體材料為鍺。此外，這些鰭片的上部部分可具有第二晶體定向。根據(jù)實(shí)施例，該第二晶體定向?yàn)椤?11〉晶體定向。
[0088]每一鰭片(例如鰭片112)可分為兩個(gè)部分。每一鰭片的下部部分用以捕獲差排缺陷，且每一鰭片的上部部分用作FinFET裝置的通道區(qū)域(未展示)。如圖1所展示，所有鰭片具有類似結(jié)構(gòu)。為求簡(jiǎn)單，下文僅詳細(xì)描述鰭片112的結(jié)構(gòu)。
[0089]鰭片112的下部部分132是藉由隔離區(qū)域122來(lái)圍繞。如藉由虛線框所指示，差排缺陷限制在下部部分132。限制在下部部分132的差排缺陷可包含螺紋差排缺陷、堆垛層錯(cuò)及/或類似物。如圖1所展示，各種差排缺陷到達(dá)鰭片112的溝槽的側(cè)壁且在這些側(cè)壁處終止。換言之，在具有遠(yuǎn)大于該溝槽的寬度的深度的溝槽中，該溝槽的上部部分可無(wú)差排缺陷。
[0090]鰭片112的上部部分134在下部部分132的上。上部部分134為無(wú)缺陷區(qū)域。為了形成FinFET晶體管，可將隔離區(qū)域的上部部分蝕刻除去。將隔離區(qū)域的上部部分移除后，上部部分134暴露。所暴露的上部部分134可用作FinFET晶體管的通道區(qū)域(未展示)。
[0091]FinFET裝置100可包含隔離區(qū)域122。隔離區(qū)域122可藉由淺溝槽隔離(shallowtrench isolat1n ；STI)結(jié)構(gòu)來(lái)實(shí)現(xiàn)。該STI結(jié)構(gòu)可藉由使用包括光刻法及蝕刻工藝的適宜技術(shù)來(lái)制造。尤其，該光刻法及蝕刻工藝可包含:將諸如光阻劑的普遍使用的掩模材料沉積于基板102之上；將掩模材料暴露于圖案；根據(jù)該圖案蝕刻基板102。以此方式，從而可形成多個(gè)開口。隨后用介電質(zhì)材料填充這些開口以形成STI結(jié)構(gòu)(例如隔離區(qū)域122)。根據(jù)實(shí)施例，可用介電質(zhì)材料填充這些隔離區(qū)域，該介電質(zhì)材料諸如氧化物材料、高密度等離子體(high-density plasma ；HDP)氧化物或類似物。隨后執(zhí)行化學(xué)機(jī)械研磨(chemicalmechanical polishing ；CMP)工藝以移除該介電質(zhì)材料的多余部分，且余下部分為隔離區(qū)域 122。
[0092]圖2-8例示制造根據(jù)本揭示內(nèi)容的各種實(shí)施例的圖1所展示的FinFET裝置的中間步驟。圖2例示根據(jù)本揭示內(nèi)容的各種實(shí)施例的在基板中具有多個(gè)隔離區(qū)域的半導(dǎo)體裝置。半導(dǎo)體裝置200包括基板102及形成于基板102中的多個(gè)隔離區(qū)域。基板102亦可由諸如硅、鍺、鎵、砷的其他第III族元素、第IV族元素及/或第V族元素以及其組合形成。
[0093]在一些實(shí)施例中，基板102由硅形成?；?02的上部部分藉由隔離區(qū)域來(lái)分離，如圖2所展示。隔離區(qū)域212、214、216、218、220以及222由介電質(zhì)材料形成，該介電質(zhì)材料諸如氧化物材料、高密度等離子體(high-density plasma ;HDP)氧化物或類似物。圖2所展示的這些隔離區(qū)域的形成工藝類似于以上相關(guān)于圖1所描述的隔離區(qū)域的形成工藝，且因此不在此論述，以避免重復(fù)。應(yīng)注意，雖然圖2展示出隔離區(qū)域212-222可為分離的隔離區(qū)域且兩個(gè)鄰近隔離區(qū)域彼此相對(duì)，但隔離區(qū)域212-222可為如圖1所展示的連續(xù)區(qū)域的部分。
[0094]圖3例示根據(jù)本揭示內(nèi)容的各種實(shí)施例的圖2所展示的半導(dǎo)體裝置于將基板的上部部分移除后的橫截面圖。基板102的上部部分可藉由諸如蝕刻工藝的適宜的硅移除工藝來(lái)移除。該蝕刻工藝應(yīng)用于基板102的上部部分，直至隔離區(qū)域的轉(zhuǎn)角暴露為止。因而，溝槽302、304、306、308以及310形成于各個(gè)隔離區(qū)域之間。更尤其而言，溝槽302具有寬度Wl且位于隔離區(qū)域212與214之間；溝槽304具有寬度W2且位于隔離區(qū)域214與216之間；溝槽306具有寬度W3且位于隔離區(qū)域216與218之間；溝槽308具有寬度W4且位于隔離區(qū)域218與220之間；溝槽310具有寬度W5且位于隔離區(qū)域220與222之間。在一些實(shí)施例中，圖3所展示的所有溝槽具有相等寬度。在替代實(shí)施例中，溝槽302、304、306、308以及310的寬度大致上彼此相等。
[0095]如圖3所展示，所有溝槽具有類似的結(jié)構(gòu)及形狀。為求簡(jiǎn)單，下文僅詳細(xì)描述溝槽310的結(jié)構(gòu)。溝槽310的高度定義為H。溝槽310的寬度定義為W。圖1所展示的半導(dǎo)體鰭片經(jīng)使用外延生長(zhǎng)工藝自該基板生長(zhǎng)。該外延生長(zhǎng)工藝可自基板102的表面成一定角度Φ朝溝槽310的側(cè)壁生長(zhǎng)。在一些實(shí)施例中，Φ等于60度。
[0096]圖1所展示的差排缺陷到達(dá)溝槽310的側(cè)壁且在溝槽310的側(cè)壁處終止。換言之，圖3所展示的超出高度h的區(qū)域?yàn)闊o(wú)缺陷區(qū)域。下文將相關(guān)于圖4論述詳細(xì)的差排捕獲工
-H-
O
[0097]h與W之間的關(guān)系可藉由以下等式來(lái)表示:
[0098]h = W.tan ( Φ) (I)
[0099]根據(jù)以上等式(I)，當(dāng)Φ等于60度時(shí)，h等于W的1.73倍。在一些實(shí)施例中，溝槽310的寬度等于25nm。對(duì)應(yīng)的差排限制高度h等于43nm。在替代實(shí)施例中，溝槽310的寬度等于20nm。對(duì)應(yīng)的差排限制高度h等于34nm。為了制造無(wú)缺陷通道區(qū)域，溝槽310的高度應(yīng)大于差排限制高度h?？紤]到工藝改變及用于生產(chǎn)的設(shè)計(jì)，溝槽的高度H等于h的兩倍。換言之，當(dāng)溝槽310的寬度為約25nm時(shí)，溝槽310的高度應(yīng)為86nm左右。同樣，當(dāng)溝槽310的寬度為約20nm時(shí)，溝槽310的高度應(yīng)為68nm左右。
[0100]圖4例示根據(jù)本揭示內(nèi)容的各種實(shí)施例的圖3所展示的半導(dǎo)體裝置于使多個(gè)半導(dǎo)體區(qū)域在溝槽中生長(zhǎng)后的橫截面圖。半導(dǎo)體區(qū)域402、404、406、408以及410包含與基板102不同的半導(dǎo)體材料。根據(jù)一些實(shí)施例，半導(dǎo)體區(qū)域402、404、406、408以及410包含鍺，該鍺具有不同于可由硅形成的基板102的晶格常數(shù)的晶格常數(shù)。半導(dǎo)體區(qū)域402、404、406、408以及410可藉由選擇性外延生長(zhǎng)(selective epitaxial growth ；SEG)工藝來(lái)形成。
[0101]根據(jù)另一實(shí)施例，半導(dǎo)體區(qū)域402、404、406、408以及410可包含硅鍺，該硅鍺可表示為Si1 xGex，其中X為硅鍺中的鍺的原子百分比，并且可大于O且等于或小于I。當(dāng)X等于I時(shí)，半導(dǎo)體區(qū)域402、404、406、408以及410可由純鍺形成。根據(jù)另一實(shí)施例，半導(dǎo)體區(qū)域402、404、406、408以及410可包含化合物半導(dǎo)體材料，該化合物半導(dǎo)體材料包含III族元素及V族元素，或這些半導(dǎo)體區(qū)域可包含化合物材料，該化合物材料包含第II族元素及第VI族元素。
[0102]鍺的晶格常數(shù)大于硅的晶格常數(shù)。鍺與硅之間可存在4.2%的晶格失配。因而，在SEG工藝期間可生成多個(gè)螺紋差排。然而，可在溝槽內(nèi)部捕獲這些螺紋差排。更尤其而言，在下部部分(例如半導(dǎo)體區(qū)域402的下部部分412)捕獲這些螺紋差排。當(dāng)半導(dǎo)體區(qū)域402、404、406、408以及410生長(zhǎng)得越來(lái)越高時(shí)，越來(lái)越多的螺紋差排藉由溝槽的側(cè)壁阻斷。因而，上部部分(例如半導(dǎo)體區(qū)域402的上部部分)無(wú)螺紋差排。
[0103]半導(dǎo)體區(qū)域402、404、406、408以及410的生長(zhǎng)工藝為過(guò)度生長(zhǎng)。因而，半導(dǎo)體區(qū)域402、404、406、408以及410的三角形上部部分在隔離區(qū)域的頂表面之上形成。
[0104]圖5例示根據(jù)本揭示內(nèi)容的各種實(shí)施例的將過(guò)度生長(zhǎng)部分移除后的圖4所展示的半導(dǎo)體裝置。執(zhí)行平坦化工藝以移除半導(dǎo)體區(qū)域402、404、406、408以及410的上部部分，以使得半導(dǎo)體區(qū)域402、404、406、408以及410的頂表面與隔離區(qū)域的頂表面相齊。
[0105]在一些實(shí)施例中，該平坦化工藝為化學(xué)機(jī)械研磨(chemical mechanical polish ；CMP)工藝。在該CMP工藝中，使蝕刻材料及磨損材料的組合與半導(dǎo)體裝置的頂表面接觸，且使用碾磨襯墊(未展示)以將半導(dǎo)體區(qū)域402、404、406、408以及410的過(guò)度生長(zhǎng)部分碾磨掉，直至余下的半導(dǎo)體區(qū)域402、404、406、408以及410的頂表面與隔離區(qū)域的頂表面相齊為止。由于半導(dǎo)體區(qū)域402、404、406、408以及410為FinFET裝置的鰭片區(qū)域，所以在整個(gè)發(fā)明說(shuō)明中將區(qū)域402-410替代地稱為鰭片402-410。
[0106]圖6例示根據(jù)本揭示內(nèi)容的各種實(shí)施例的圖5所展示的FinFET裝置的透視圖。將CMP工藝應(yīng)用于鰭片402、404、406、408以及410后，這些鰭片的頂表面與隔離區(qū)域(例如隔離區(qū)域212)的頂表面相齊。差排缺陷限制在溝槽內(nèi)。然而，一些差排缺陷可沿溝槽的側(cè)壁擴(kuò)散且到達(dá)鰭片的頂表面。如圖6所展示，鰭片404的頂表面上可存在至少一個(gè)差排缺陷602。
[0107]圖7例示根據(jù)本揭示內(nèi)容的各種實(shí)施例的圖5所展示的半導(dǎo)體裝置于將蝕刻工藝應(yīng)用于半導(dǎo)體裝置后的橫截面圖?？蓪⑦x擇性蝕刻工藝應(yīng)用于半導(dǎo)體裝置200。在該蝕刻工藝期間，頂表面上具有差排缺陷的鰭片(例如鰭片404)比頂表面上沒(méi)有差排缺陷的鰭片(例如鰭片402、406、408以及410)以高得多的速率受到蝕刻。
[0108]在一些實(shí)施例中，鰭片404由鍺形成?？墒褂酶稍镂g刻工藝在腔室內(nèi)將鰭片404移除。當(dāng)將該干燥蝕刻工藝應(yīng)用于半導(dǎo)體裝置200時(shí)，腔室的溫度為約500度。腔室的壓力為約40托。干燥蝕刻的氣體包括氯化氫(hydrogen chloride ；HC1)及H2。HCl的流動(dòng)速率為約200sccm。比的流動(dòng)速率為約30sccm。反應(yīng)時(shí)間為約10分鐘。應(yīng)注意，將該蝕刻工藝應(yīng)用于半導(dǎo)體裝置200，直至基板102的頂表面暴露為止，如圖7所展示。將鰭片404移除后，空溝槽702形成于半導(dǎo)體裝置200中，如圖7所展示。
[0109]替代而言，缺陷鰭片404可藉由包含HBr及H2O的另一選擇性蝕刻方案來(lái)移除。HBr與H2O的比為2.11:1。在室溫下執(zhí)行蝕刻工藝約五分鐘。
[0110]蝕刻工藝結(jié)束后，可藉由自動(dòng)缺陷檢測(cè)工具發(fā)現(xiàn)空溝槽(例如空溝槽702)。在一些實(shí)施例中，可藉由SEMVis1n工具檢測(cè)空溝槽。
[0111]圖8例示根據(jù)本揭示內(nèi)容的各種實(shí)施例的圖7所展示的半導(dǎo)體裝置于將外延生長(zhǎng)應(yīng)用于半導(dǎo)體裝置且隨后應(yīng)用CMP工藝后的橫截面圖。用以形成鰭片802的該外延生長(zhǎng)工藝及該CMP工藝類似于圖4-5所展示的彼等工藝，且因此不進(jìn)一步詳細(xì)論述，以避免非必要重復(fù)。
[0112]圖9例示制造根據(jù)本揭示內(nèi)容的各種實(shí)施例的圖8所展示的無(wú)缺陷FinFET裝置的流程圖。此流程圖僅僅為實(shí)例，不應(yīng)過(guò)度限制權(quán)利要求范圍的范疇。一般技藝人士將認(rèn)識(shí)到諸多改變、替代以及修改。例如，可補(bǔ)充、移除、替換、重新布置以及重復(fù)圖9所例示的各種步驟。
[0113]在步驟902中，使多個(gè)隔離區(qū)域形成于基板中。在步驟904中，經(jīng)由適宜的蝕刻工藝，藉由將基板的上部部分移除以使多個(gè)高深寬比溝槽形成于隔離區(qū)域之間。在步驟906中，使用外延生長(zhǎng)工藝使多個(gè)半導(dǎo)體鰭片形成于基板之上。在該外延生長(zhǎng)工藝期間，可使用深寬比捕獲技術(shù)將差排缺陷限制于溝槽的下部部分。半導(dǎo)體鰭片過(guò)度生長(zhǎng)且這些半導(dǎo)體鰭片的上部部分在隔離區(qū)域的頂表面之上。將CMP工藝應(yīng)用于這些半導(dǎo)體鰭片。由于該CMP工藝，所以這些半導(dǎo)體鰭片的頂表面與隔離區(qū)域的頂表面相齊。
[0114]在步驟908中，使用選擇性蝕刻工藝以將具有差排缺陷的半導(dǎo)體鰭片移除且形成空溝槽。該蝕刻工藝結(jié)束后，使用缺陷檢測(cè)工具以檢查這些半導(dǎo)體鰭片的頂表面及發(fā)現(xiàn)空溝槽。
[0115]在步驟910中，若已移除任何半導(dǎo)體鰭片，則隨后執(zhí)行步驟906，其中使新半導(dǎo)體鰭片形成于這些空溝槽中。另一方面而言，若不存在空溝槽，則無(wú)缺陷FinFET裝置的制造工藝結(jié)束。
[0116]應(yīng)注意，圖9所展示的流程圖為疊代工藝。圖9所展示的步驟可多次重復(fù)，直至在半導(dǎo)體裝置的頂表面上觀察不到空溝槽為止。由于在半導(dǎo)體裝置的頂表面上具有差排缺陷的機(jī)率較低，所以可在圖9所展示的工藝的一個(gè)疊代后得到無(wú)缺陷FinFET裝置。
[0117]圖10例示根據(jù)本申請(qǐng)案的各種實(shí)施例的圖7所展示的半導(dǎo)體裝置于將介電質(zhì)材料填入空溝槽后的橫截面圖。將半導(dǎo)體鰭片404自半導(dǎo)體裝置1000移除后，可將介電質(zhì)材料填入空溝槽以形成隔離區(qū)域1002，如圖10所展示?？墒褂弥T如CVD及類似物的適宜的沉積技術(shù)以形成隔離區(qū)域1002。隔離區(qū)域1002的介電質(zhì)材料可不同于隔離區(qū)域212-222的介電質(zhì)材料。例如，隔離區(qū)域212-214由氧化物形成。隔離區(qū)域1002可使用氮化物來(lái)填充。因而，兩個(gè)鄰近半導(dǎo)體鰭片藉由兩個(gè)不同類型的隔離區(qū)域來(lái)分離。更尤其而言，半導(dǎo)體鰭片402及406藉由隔離區(qū)域214、1002以及216來(lái)分離，其中隔離區(qū)域214及216由氧化物形成且隔離區(qū)域1002由氮化物形成。相比之下，半導(dǎo)體鰭片406及408藉由隔離區(qū)域218來(lái)分離，該隔離區(qū)域由氧化物形成。
[0118]圖11例示制造根據(jù)本揭示內(nèi)容的各種實(shí)施例的圖10所展示的無(wú)缺陷FinFET裝置的流程圖。此流程圖僅僅為實(shí)例，不應(yīng)過(guò)度限制權(quán)利要求范圍的范疇。一般技藝人士將認(rèn)識(shí)到諸多改變、替代以及修改。例如，可補(bǔ)充、移除、替換、重新布置以及重復(fù)圖11所例示的各種步驟。
[0119]步驟1102、1104、1106以及1108類似于圖9所展示的步驟902、904、906以及908，
且因此不再論述，以避免重復(fù)。在步驟1110中，若已移除任何半導(dǎo)體鰭片，則將諸如氮化物的介電質(zhì)材料沉積于空溝槽中以形成隔離區(qū)域。另一方面而言，若不存在空溝槽，則無(wú)缺陷FinFET裝置的制造工藝結(jié)束。
[0120]圖12例示根據(jù)本申請(qǐng)案的各種實(shí)施例的圖7所展示的半導(dǎo)體裝置于將介電質(zhì)材料填入空溝槽中后的橫截面圖。將半導(dǎo)體鰭片404移除后，可將介電質(zhì)材料填入空溝槽。在一些實(shí)施例中，填入空溝槽的介電質(zhì)材料與隔離區(qū)域214及216的介電質(zhì)材料相同。因而，隔離區(qū)域214及216合并為單個(gè)隔離區(qū)域1202，如圖12所展示。由于隔離區(qū)域(例如隔離區(qū)域214及216)的合并，半導(dǎo)體裝置1200可具有不規(guī)則斜角布局。換言之，兩個(gè)鄰近半導(dǎo)體鰭片(例如鰭片402及406)之間的距離可大于其他半導(dǎo)體鰭片(例如鰭片408及410)的平均距離。
[0121]圖13例示制造根據(jù)本揭示內(nèi)容的各種實(shí)施例的圖12所展示的無(wú)缺陷FinFET裝置的流程圖。此流程圖僅僅為實(shí)例，不應(yīng)過(guò)度限制權(quán)利要求范圍的范疇。一般技藝人士將認(rèn)識(shí)到諸多改變、替代以及修改。例如，可補(bǔ)充、移除、替換、重新布置以及重復(fù)圖13所例示的各種步驟。
[0122]步驟1302、1304、1306以及1308類似于圖9所展示的步驟902、904、906以及908，
且因此不再論述，以避免重復(fù)。在步驟1310中，若已移除任何半導(dǎo)體鰭片，則介電質(zhì)材料沉積于空溝槽中。填入空溝槽的介電質(zhì)材料與隔離區(qū)域的介電質(zhì)材料相同。另一方面而言，若不存在空溝槽，則無(wú)缺陷FinFET裝置的制造工藝結(jié)束。
[0123]根據(jù)實(shí)施例，一種方法包含:提供由第一半導(dǎo)體材料形成的基板，其中該基板包含多個(gè)隔離區(qū)域；將該基板的上部部分蝕刻除去以形成多個(gè)溝槽，其中每一溝槽位于兩個(gè)鄰近隔離區(qū)域之間；經(jīng)由外延生長(zhǎng)工藝使多個(gè)半導(dǎo)體鰭片在該基板的上的溝槽中過(guò)度生長(zhǎng)，其中這些半導(dǎo)體鰭片的上部部分位于隔離區(qū)域的頂表面上方；將平坦化工藝應(yīng)用于這些半導(dǎo)體鰭片，其中由于應(yīng)用該平坦化工藝的步驟的執(zhí)行，這些半導(dǎo)體鰭片的頂表面與隔離區(qū)域的頂表面相齊；以及將缺陷半導(dǎo)體鰭片移除以形成空溝槽。
[0124]根據(jù)實(shí)施例，一種設(shè)備包含位于基板之上的第一半導(dǎo)體鰭片、第二半導(dǎo)體鰭片以及第三半導(dǎo)體鰭片，其中第一半導(dǎo)體鰭片及第二半導(dǎo)體藉由第一隔離區(qū)域來(lái)分離，且第二半導(dǎo)體鰭片及第三半導(dǎo)體藉由第二隔離區(qū)域來(lái)分離，且其中第一隔離區(qū)域的寬度大于第二隔離區(qū)域的寬度。
[0125]根據(jù)實(shí)施例，一種方法包含:使包括第一隔離區(qū)域、第二隔離區(qū)域以及第三隔離區(qū)域的多個(gè)隔離區(qū)域形成于基板中；將基板的上部部分移除以形成包括第一溝槽及第二溝槽的多個(gè)溝槽，其中第一溝槽位于第一隔離區(qū)域與第二隔離區(qū)域之間，且第二溝槽位于第二隔離區(qū)域與第三隔離區(qū)域之間。
[0126]該方法進(jìn)一步包含:經(jīng)由外延生長(zhǎng)工藝使多個(gè)半導(dǎo)體鰭片生長(zhǎng)，這些半導(dǎo)體鰭片包括第一溝槽中的第一半導(dǎo)體鰭片及第二溝槽中的第二半導(dǎo)體鰭片；將缺陷半導(dǎo)體鰭片移除以形成空溝槽；檢查該多個(gè)半導(dǎo)體鰭片的頂表面以發(fā)現(xiàn)空溝槽；以及使新半導(dǎo)體鰭片生長(zhǎng)于該空溝槽中。
[0127]前文概述多個(gè)實(shí)施例的特征以使得熟習(xí)該項(xiàng)技術(shù)者可更好地理解本揭示內(nèi)容的態(tài)樣。熟習(xí)該項(xiàng)技術(shù)者應(yīng)了解，可容易地將本揭示內(nèi)容用作設(shè)計(jì)或修改用于實(shí)現(xiàn)相同目的及/或達(dá)成本文引入的實(shí)施例的相同優(yōu)點(diǎn)的其他工藝及結(jié)構(gòu)的基礎(chǔ)。熟習(xí)該項(xiàng)技術(shù)者亦應(yīng)認(rèn)識(shí)到，此類等效物構(gòu)造不違背本揭示內(nèi)容的精神及范疇，且可在不違背本揭示內(nèi)容的精神及范疇的情況下于此作出各種變化、替代以及變更。
【主權(quán)項(xiàng)】
1.一種形成鰭片式場(chǎng)效應(yīng)晶體管裝置的方法，其特征在于，包含以下步驟: 提供由一第一半導(dǎo)體材料形成的一基板，其中該基板包含多個(gè)隔離區(qū)域； 將該基板的上部部分蝕刻除去以形成多個(gè)溝槽，其中每一溝槽位于兩個(gè)鄰近隔離區(qū)域之間； 經(jīng)由一外延生長(zhǎng)工藝使多個(gè)半導(dǎo)體鰭片在該基板之上的這些溝槽中過(guò)度生長(zhǎng)，其中這些半導(dǎo)體鰭片的上部部分位于這些隔離區(qū)域的頂表面上方； 將一平坦化工藝應(yīng)用于這些半導(dǎo)體鰭片，其中由于應(yīng)用該平坦化工藝的該步驟的執(zhí)行，這些半導(dǎo)體鰭片的頂表面與這些隔離區(qū)域的頂表面相齊；以及將一缺陷半導(dǎo)體鰭片移除以形成一空溝槽。2.根據(jù)權(quán)利要求1所述的形成鰭片式場(chǎng)效應(yīng)晶體管裝置的方法，其特征在于，進(jìn)一步包含以下步驟: 使一新半導(dǎo)體鰭片生長(zhǎng)于該空溝槽中。3.根據(jù)權(quán)利要求1所述的形成鰭片式場(chǎng)效應(yīng)晶體管裝置的方法，其特征在于: 這些隔離區(qū)域?yàn)闇\溝槽隔離區(qū)域且由一第一介電質(zhì)材料形成。4.根據(jù)權(quán)利要求3所述的形成鰭片式場(chǎng)效應(yīng)晶體管裝置的方法，其特征在于，進(jìn)一步包含以下步驟: 使該第一介電質(zhì)材料沉積于該空溝槽中。5.根據(jù)權(quán)利要求1所述的形成鰭片式場(chǎng)效應(yīng)晶體管裝置的方法，其特征在于，進(jìn)一步包含以下步驟: 經(jīng)由一選擇性蝕刻工藝將該缺陷半導(dǎo)體鰭片移除。6.一種形成鰭片式場(chǎng)效應(yīng)晶體管裝置的設(shè)備，其特征在于，包含: 位于一基板之上的一第一半導(dǎo)體鰭片、一第二半導(dǎo)體鰭片以及一第三半導(dǎo)體鰭片，其中: 該第一半導(dǎo)體鰭片及該第二半導(dǎo)體藉由一第一隔離區(qū)域來(lái)分離；以及該第二半導(dǎo)體鰭片及該第三半導(dǎo)體藉由一第二隔離區(qū)域來(lái)分離，且其中該第一隔離區(qū)域的一寬度大于該第二隔離區(qū)域的一寬度。7.根據(jù)權(quán)利要求6所述的形成鰭片式場(chǎng)效應(yīng)晶體管裝置的設(shè)備，其特征在于: 該第一隔離區(qū)域包含一第一氧化物區(qū)域、一氮化物區(qū)域以及一第二氧化物區(qū)域，且其中該氮化物區(qū)域位于該第一氧化物區(qū)域與該第二氧化物區(qū)域之間。8.一種形成鰭片式場(chǎng)效應(yīng)晶體管裝置的方法，其特征在于，包含以下步驟: 使包括一第一隔離區(qū)域、一第二隔離區(qū)域以及一第三隔離區(qū)域的多個(gè)隔離區(qū)域形成于一基板中； 將該基板的上部部分移除以形成包括一第一溝槽及一第二溝槽的多個(gè)溝槽，其中: 該第一溝槽位于該第一隔離區(qū)域與該第二隔離區(qū)域之間；以及 該第二溝槽位于該第二隔離區(qū)域與該第三隔離區(qū)域之間； 經(jīng)由一外延生長(zhǎng)工藝使多個(gè)半導(dǎo)體鰭片生長(zhǎng)，這些半導(dǎo)體鰭片包括該第一溝槽中的一第一半導(dǎo)體鰭片及該第二溝槽中的一第二半導(dǎo)體鰭片； 將一缺陷半導(dǎo)體鰭片移除以形成一空溝槽； 檢查該多個(gè)半導(dǎo)體鰭片的頂表面以發(fā)現(xiàn)該空溝槽；以及 使一新半導(dǎo)體鰭片生長(zhǎng)于該空溝槽中。9.根據(jù)權(quán)利要求8所述的形成鰭片式場(chǎng)效應(yīng)晶體管裝置的方法，其特征在于，進(jìn)一步包含以下步驟: 經(jīng)由該外延生長(zhǎng)工藝使該第一半導(dǎo)體鰭片及該第二半導(dǎo)體鰭片過(guò)度生長(zhǎng)，其中該第一半導(dǎo)體鰭片的上部部分及該第二半導(dǎo)體鰭片的上部部分位于該多個(gè)隔離區(qū)域的頂表面上方。10.根據(jù)權(quán)利要求8所述的形成鰭片式場(chǎng)效應(yīng)晶體管裝置的方法，其特征在于，進(jìn)一步包含以下步驟: 經(jīng)由一選擇性蝕刻工藝將該缺陷半導(dǎo)體鰭片移除。
【文檔編號(hào)】H01L27/088GK106024711SQ201510860680
【公開日】2016年10月12日
【申請(qǐng)日】2015年11月30日
【發(fā)明人】布萊戴恩杜瑞茲, 馬汀克里斯多福荷蘭
【申請(qǐng)人】臺(tái)灣積體電路制造股份有限公司