專利名稱：長時間退火的集成電路裝置及其制造方法
技術領域：
本發(fā)明尤其涉及，包含根據(jù)晶粒結構制造并且是導電的多個導電結構的集成電路裝置。具體地影響由銅或銅合金制成的導電結構。
背景技術：
隨著最小特征尺寸減小，在半導體技術中可以觀察到熱處理時間不斷縮短的趨勢。熱處理操作的總時間和單個熱處理步驟的持續(xù)時間都縮短，這是因為在小尺寸下，即使熱處理操作時間短，材料缺陷的充分退火或者充分的晶粒形成也已經發(fā)生。因此，使用熱處理時間為幾秒的RTP方法。
由銅制成的互連通常覆蓋有阻擋材料，其有利地不與銅形成合金并構成用于阻止銅原子外擴散入金屬間電介質或襯底的擴散阻擋物。阻擋材料的導電性比銅低。然而，襯料(lining)增加了導電結構抗電遷移的穩(wěn)定性。
可以將導電結構再分成通路和互連。將通路安置在兩個互連層之間的絕緣層內并且用于不同層次互連間的垂直電流傳輸。具有通路的絕緣層又用于電容性退耦不同層次的互連。

發(fā)明內容
本發(fā)明的目的是說明集成電路裝置，其構造簡單并易生產，并且其導電結構尤其由于減小的電遷移趨勢而具有高載流能力。而且，本發(fā)明說明了生產此類電路裝置的方法。
本發(fā)明基于這樣的洞識，與以前的熱處理時間相比至少兩或三倍長的熱處理時間顯著地增加了導電結構的載流能力。考慮到熱處理時間更短的趨勢，其也用于具有作為小于100納米或甚至小于50納米的光刻結果的最小特征尺寸的電路裝置。因此，在未來一代集成電路的情況中，根據(jù)本發(fā)明的熱處理時間低于目前慣例的熱處理時間，但至少是未使用本發(fā)明所需的熱處理時間的兩或三倍。
由于比較長的熱處理時間，在生產期間，在未用額外的措施的情況下，電路裝置上的熱負荷公認地增加。然而，也相當?shù)卦黾虞d流能力，在最初載流能力低的小特征尺寸情況下，其對電路裝置的功能是很重要的。
根據(jù)本發(fā)明的第一個方面，長時間熱處理導致阻擋材料沿著晶界滲入導電結構。這最初可能導致導電結構的電阻升高3％到6％。然而，令人驚訝地是，如果熱處理作用足夠長的時間使得通路底部或通路頂部處的阻擋層溶解或大大變薄，仍然可以增強載流能力。在此長時間熱處理的情況中，導電阻擋材料部分地設置在該導電結構的晶界區(qū)域內，在導電結構內有至少5納米或有至少10納米。
在一個改進中，在側壁上設置有厚度大于1納米的阻擋層和在底部設置有厚度小于1納米的阻擋材料層或未設置有阻擋材料的通路導電結構鄰接互連，該互連遠離襯底并且其底部區(qū)域鄰接厚度大于1納米的阻擋材料層。尤其當使用雙鑲嵌技術來生產互連和通路導電結構時，可以通過熱處理，相對在互連底部處的阻擋材料有選擇地去除在通路底部處的阻擋材料。例如由這樣的事實產生選擇性在熱處理期間，通路底部處阻擋材料沿晶界向上和向下擴散，并且如果適當?shù)脑?，也會沿Cu/SiN界面橫向擴散，而在互連底部，只能沿晶界向上擴散。在此方法中，該通路導電結構還包含阻擋材料，尤其在該通路導電結構內有至少5納米或至少10納米。阻擋材料位于通路導電結構內，特別是靠近互連處。
然而，如果在通路的底部、在通路側壁處、在遠離襯底的互連的互連底部處、和遠離襯底的互連的側面區(qū)域處沉積阻擋材料之后，導電材料或銅還沒有引入到通路和上部互連切口(cutout)中，那么通過實施熱處理也可以獲得選擇性。在這種情況下，在熱處理期間，由于材料擴散到下部互連中，通路底部處的阻擋層變薄，而其余的阻擋材料沒有鄰接導電結構，因此不能通過晶界擴散或者，如果合適的話，通過界面擴散轉移走。在這種結構中，通路導電結構沒有阻擋材料，或通路導電結構除了在該通路導電結構(550)內延伸小于5納米的一個邊緣區(qū)或多個邊緣區(qū)外沒有阻擋材料。阻擋材料的很小的外擴散可以歸因于短時間的熱處理操作，其在去除通路底部處的阻擋材料的熱處理之后執(zhí)行。
在另一個改進中，長時間的熱處理導致在通路導電結構的頂部區(qū)域處阻擋材料的去除或變薄。在此也可應用用于去除阻擋材料的兩種上述選擇性的方法。當使用第一種方法時，互連包含尤其在互連內至少5納米或至少10納米的阻擋材料。相比之下，在第二種方法的情況下，互連沒有阻擋材料或除了在通路導電結構內延伸小于5納米的一個邊緣區(qū)域或多個邊緣區(qū)域外沒有阻擋材料。
該改進用于或者根據(jù)單鑲嵌方法或者根據(jù)所謂的減法(subtractive)方法制造導電結構的情況中。如果不能再采用鑲嵌方法，尤其在互連寬度大于30微米和/或互連厚度大于5微米的情況下，使用減法方法。高電流應用尤其需要寬的互連。由于高電流密度，載流能力對于寬互連也是重要的。
在一個改進中，阻擋材料從導電結構的邊緣沿著晶界連續(xù)地延伸直到互連內。然而，在很長時間熱處理的情況下，阻擋材料“撕掉(tear away)”也是可能的，使得在阻擋材料擴散進入晶界的位置和在制造后設置阻擋材料的位置之間產生間隙。然而，在這種情況下，阻擋材料也沿著晶界，沿著大于5納米或大于10納米的距離，連續(xù)地設置。
在依照第一方面的根據(jù)本發(fā)明的電路裝置的另一個改進中，存在以鄰接導電結構的方式設置的非晶導電阻擋材料層。這種非晶層是由于長時間熱處理而產生的。舉例而言，如果熱處理持續(xù)時間大于30分鐘且溫度高于420℃，則由體心立方阿爾法(α)鉭在Cu/Ta界面處產生非晶鉭的窄區(qū)。參照下面解釋的本發(fā)明的第二方面，非晶材料可用于阻擋材料沿著界面的向外擴散。這意味著在通路底部或在通路頂部區(qū)域處阻擋材料被去除，并且阻擋材料還通過界面擴散施加到導電結構。在一個布置中，如果界面擴散比在導電結構的相鄰晶粒之間的晶界擴散進行得快，則所需要的總熱處理持續(xù)時間由為了去除所確定的熱處理持續(xù)時間來確定。
可以獨立于第一方面使用的本發(fā)明第二方面是基于下面的考慮，長時間熱處理導致阻擋材料沿著導電結構相對于不同材料(例如相對于電介質材料)的界面擴散。利用界面擴散以自對準的方式用阻擋材料部分地或全部地覆蓋導電結構。在這種情況下，由于不能防止晶界擴散，所以互連的電阻也增加3％到6％。然而，由于所有側面上的覆蓋物(sheathing)，所以載流能力顯著提高，使得電阻的少量增加僅不顯著地削弱載流能力。
例如在銅處的界面擴散之前存在的阻擋材料例如是用于防止銅向外擴散到隨后沉積的電介質中的電介質材料。代替氮化硅SiN，在其它的示范性實施例中，也使用碳化硅SiC、氮化碳硅SiCN、或Blok材料(低k阻擋材料)。
兩個方面結合在一個集成電路裝置中，產生了一種導電結構，其具有特別高的載流能力，其在所有側面上由阻擋材料所包圍，且在通路底部和通路頂部區(qū)域處沒有厚的阻擋材料層。
用于界面擴散的材料尤其從例如在相對長時間的熱處理過程中形成的非晶材料或非晶區(qū)產生。依照本發(fā)明第二方面的電路裝置因此包含是導電的且鄰接非晶阻擋材料層的導電結構。在一個布置中，由界面擴散產生的阻擋材料層薄于1納米，尤其是在橫向尺寸大于10納米的區(qū)域中。此外，對于由界面擴散產生的阻擋材料層，它的成分(例如元素成分)是均勻的。在一個布置中，均勻的阻擋層在一側鄰接互連且在另一側鄰接電介質，也就是說在互連的至少一側上，不使用包括具有不同的材料成分或具有不同的材料結構的多個導電層的雙層或多層。
在一個改進中，電路裝置另外包含設置在導電結構106和邊界材料之間的多晶導電阻擋材料層。非晶層設置在阻擋材料層和導電結構之間，且主要包括也包含在多晶阻擋層中的導電材料、或多晶阻擋層所包括的導電材料。
在依照第二方面的電路裝置的一個改進中，在遠離襯底的導電結構的頂部區(qū)域設置阻擋材料層，其不在相對于導電結構位于側部的電介質之上垂懸(overhang)。當使用光刻方法將頂部區(qū)域上的阻擋層圖案化時，在導電結構相互遠離的兩個側面區(qū)域會出現(xiàn)這種垂懸。然而，當使用光刻方法時，至少在一個側面區(qū)域出現(xiàn)所述垂懸。對比之下，當使用自對準方法時沒有垂懸，也就是說，尤其在通過界面擴散進行自對準涂覆的情況下沒有垂懸。
在一個改進中，導電結構是除了相對于其它導電結構的邊界外，完全由導電阻擋材料所包圍的互連。在互連的至少一個側向區(qū)域設置層厚大于2納米或大于4納米的阻擋層，并且在互連的至少一個側向區(qū)域設置層厚小于1納米的阻擋層。更厚的阻擋層尤其包含非晶阻擋層，且用作在熱處理期間由于界面擴散而遷移的并且形成薄阻擋層的阻擋材料的來源。
在下一個改進中，導電結構包含銅或至少具有90原子百分比的銅的銅合金。備選地，導電結構包含金或至少具有90原子百分比大金的金合金。在另一個改進中，阻擋材料是鉭、氮化鉭、鈦、氮化鈦、鎢、氮化鎢或鈦鎢。其它的難熔金屬或難熔金屬合金也是合適的。
本發(fā)明另外涉及實施熱處理一次或重復地實施熱處理的方法。作為熱處理的結果，在通路導電結構和互連之間的阻擋材料層被去除、穿孔或減薄至少50％或至少90％。這種方法用于制造依照第一方面的電路裝置，因此上述技術效果也適用于該方法。
在一個改進中，通過沿著導電結構的晶界的擴散以及通過沿著兩種不同材料之間的界面的界面擴散去除阻擋材料，阻擋材料的主要部分通過晶界擴散遷移走，但是界面擴散具有輔助效應，尤其在待去除的阻擋材料層的邊緣區(qū)域中。在一個備選方案中，僅使用晶界擴散。
在一個布置中，沉積待去除的阻擋材料，使其具有達2納米的厚度，實施熱處理總共至少1.5個小時。如果待去除的阻擋材料具有2納米到5納米的厚度，那么在另一個改進中，實施熱處理總共至少3小時。在這種情況下，熱處理期間的溫度等于430℃。例如，在大于430℃且小于500℃的溫度下，所制定的最小熱處理時間被縮短且可以通過經驗確定。通過遵照這些熱處理參數(shù)確保了阻擋材料的充分去除。熱處理持續(xù)時間的上限由足夠的阻擋材料已經被去除的時刻來確定。仍然可維持的生產能力也決定溫度和熱處理持續(xù)時間。而且，導電結構的側壁上的阻擋材料層不應該過分大地減薄。例如在連續(xù)熱處理操作中實行熱處理持續(xù)所述的時間，或者以更多次熱處理操作實行該熱處理，所述的時間涉及所有熱處理操作的總時間。通過示例的方式，在兩個熱處理操作之間沉積層或將層圖案化。
作為熱處理參數(shù)的可替換的量度，可指定在熱處理期間待去除的阻擋材料沿著晶界遷移至少5納米或至少10納米，從而充分分布以增加載流能力。本發(fā)明另外涉及另一種方法，其中實施熱處理一次或重復地實施熱處理。在這種熱處理期間，第二阻擋材料沿著導電結構的界面通過界面擴散從原始阻擋材料遷移，因此尤其產生了依照第二方面的電路裝置。上述技術效應從而也適用于該另一種方法。
在一個改進中，原始阻擋層位于-導電結構的側面區(qū)域上，-相對于通路導電結構的邊界處，或-在發(fā)生界面擴散的導電結構區(qū)域的部分區(qū)域上，該部分區(qū)域中的原始阻擋層的層厚為例如小于10納米或甚至小于5納米。
非晶原始阻擋層特別適合于成為沿著界面擴散的阻擋材料的來源。非晶原始阻擋層在難以涂敷的導電結構的邊緣和角落處尤其有用。非晶原始阻擋層例如通過熱處理形成。
在一個改進中，在為了界面擴散的熱處理之前，通過在前的熱處理，阻擋材料尤其沿著晶界從互連內部向互連的外部區(qū)域遷移。作為可替換的方式，通過在前的熱處理，阻擋材料從導電輔助區(qū)域遷移到在去除該輔助區(qū)后互連的外部區(qū)域所處的互連的區(qū)域中。在這種情況下，在在前的熱處理期間尤其也發(fā)生晶界擴散。通過為了界面擴散的主要熱處理，阻擋材料從鄰接界面的晶界遷移到該界面且通過界面擴散分布于該界面。
作為用于描述主要熱處理操作的量度，可指定在熱處理期間阻擋材料通過界面擴散的遷移距離大于10納米或大于20納米。在一個示范性實施例中，主熱處理緊跟著在前的熱處理。在一個布置中，遷移距離至少等于設置在電路裝置中的互連的最小互連寬度的一半。
在一個布置中，導電結構具有大于200納米的寬度?？偣苍?30℃下實施熱處理超過4小時，或在430℃下實施熱處理超過8小時。在另一個示范性實施例中，導電結構具有100納米到200納米的寬度，在這種情況下，總共在430℃下實施熱處理超過2.5小時，或在430℃下實施熱處理超過4小時。在另外的示范性實施例中，導電結構具有大于50納米的寬度且實施熱處理超過60分鐘(430℃)。在這種情況下，熱處理期間的溫度大于420℃且小于510℃或大于430℃且小于500℃。通過遵照這些熱處理參數(shù)，確保了在還沒有被覆蓋的互連區(qū)域中阻擋材料的充分涂覆。熱處理持續(xù)期間的上限是由互連寬度、或由互連寬度和待涂敷的導電結構的區(qū)域上沉積物的寬度來確定的。例如在連續(xù)熱處理操作中，實施熱處理持續(xù)所述的時間或實施多次熱處理操作，所述時間涉及所有熱處理操作的總時間。通過示例的方式，在兩個熱處理操作之間沉積層或將層圖案化。對于界面擴散所覆蓋的距離，根函數(shù)規(guī)定了與熱處理時間關系。相反，該關系為平方關系，參見說明書最后的公式。
在這些布置中，優(yōu)選通過微波耦合、或通過感應耦合或通過激光束耦合，以比導電結構附近更大的程度，將熱處理所需要的熱供給導電結構。熱的有選擇的供給使得可以減小在電路裝置的熱敏感區(qū)上的熱負荷，盡管熱處理持續(xù)時間長并且熱處理溫度高。尤其是以這種方式保護半導體元件的擴散區(qū)或熱敏感“低k”電介質。


下面參考

本發(fā)明的示范性實施例，附圖中圖1示出了通過界面擴散涂覆互連的制造階段，圖2示出了由阻擋材料的非共形沉積輔助界面擴散的方法的制造階段，圖3示出了在有選擇地涂覆之后，通過界面擴散涂覆還沒有被涂覆的區(qū)域的方法的制造階段，圖4示出了通過在前的熱處理，引入到互連內的阻擋材料從互連內遷移到互連的隨后的外部區(qū)域的方法的制造階段，圖5示出了通過在前的熱處理，阻擋材料從鄰接互連的輔助區(qū)域遷移到互連的隨后的外部區(qū)域的方法的制造階段，圖6示出了中斷CMP工藝，以在整個區(qū)域上沉積阻擋材料并通過在前的熱處理將其趕進晶界中的方法的制造階段，圖7示出了其中通過光刻方法圖案化阻擋材料層的方法的制造階段，圖8A和8B示出了通過與鑲嵌方法不同的方法制造的導電結構完全由阻擋材料所包圍的方法的制造階段，圖9示出了在通路底部處將阻擋材料移入到位于下面的互連中的方法的制造階段，圖10示出了在通路底部處將阻擋材料移入到位于下面的互連中且移入到鄰接的通路導電結構中的方法的制造階段，和圖11示出在通路頂部區(qū)域去除阻擋材料的方法的制造階段。
具體實施例方式
圖1示出了通過界面擴散涂覆互連的制造階段。集成電路裝置100在硅襯底(未示出)中含有多個半導體元件，例如晶體管。位于絕緣層102中的是襯有導電阻擋層104的切口。阻擋層104例如是鉭/氮化鉭雙層，其中氮化鉭位于絕緣層102處，或者是鉭層處，尤其是具有10到50納米的層厚的α鉭層。在示范性實施例中，該切口例如具有600納米的寬度。在涂敷阻擋層104之后將銅材料引入到切口中。隨后借助于化學機械拋光方法(CMP)平坦化銅，在切口中已產生了互連106。在平坦化之后，在整個區(qū)域之上沉積電介質阻擋層108，例如具有30納米到60納米的層厚的氮化硅層。
在沉積電介質阻擋層108之后，在450℃的溫度下執(zhí)行熱處理方法2小時或更多小時，阻擋材料104從互連106的兩個側面區(qū)域、沿電介質阻擋層108和互連106之間的界面，通過界面擴散涂覆互連106的頂部區(qū)域，參見箭頭110。同時發(fā)生不可避免的晶界擴散，參見箭頭112。
在長時間熱處理之后，阻擋材料在銅/氮化硅界面處積聚，例如在銅晶界處，不再有直接的銅/氮化硅界面，結果是，互連106上對于電遷移最弱的位置已經被消除了。結果是顯著增加了互連106的載流能力，例如在0.6μm寬的銅互連的情況下，載流能力增加為原來的8倍。由于在互連106頂部區(qū)域處的薄鉭層，沿著銅和氮化硅之間的界面的銅擴散路徑被阻塞。這導致互連106的使用壽命延長且載流能力提高。
長時間的熱處理與銅沉積106之后的已知最初熱處理至少在時間和/或溫度方面不同，而且在工藝階段方面也不相同，該最初熱處理實現(xiàn)晶粒和微結構的退火。阻擋金屬令人驚訝地沿著銅/SiN界面的擴散比沿著銅晶界的擴散快。這導致鉭在臨界界面處的相對快速均勻的分布和積聚。在這種情況下，Cu/SiN示例性地代表所有慣例的銅/電介質界面，也就是說例如銅與SiC(碳化硅)、SiCN(氮化硅碳)、BLOK(具有低介電常數(shù)k的阻擋物)之間的界面。在示范性實施例中，在界面處形成的鉭層僅包含幾個原子層，例如僅不到5個原子層或僅不到10個原子層。該長時間熱處理另外在阻擋層104和互連106之間形成非晶鉭層，從該非晶鉭層中出現(xiàn)鉭用于界面擴散。
這是一種簡單的、成本有效的工藝，其自對準且不需要光刻或蝕刻步驟將阻擋材料帶到所述的位置且以所述的方式起作用。為此所需的裝置在每一個制造廠都可以獲得或成本有效地制造。不需要復雜的光刻或蝕刻步驟和復雜的工藝控制?？梢詫⒃摲椒葢糜阼偳队謶糜赗IE(反應離子蝕刻)互連中。在集成電路裝置100的至少一個或所有金屬層中應用該方法。也可以與其它熱工藝相結合。
在參照附圖1圖示的示范性實施例的情況下，通過下面措施在從大約400℃開始且小于500℃的想不到的低溫下，實現(xiàn)了鉭界面擴散-阻擋層104以氮化鉭/鉭雙層存在，
-TaNX組分為亞化學配比(substoehiometric)的，而X為小于1或小于0.75，-阻擋層104的鉭金屬一部分以α鉭存在，也就是說以體心立方晶體結構存在，-通過PECVD(等離子體增強化學氣相沉積)將電介質阻擋層108沉積為多層，-阻擋材料，即此處的鉭，在熱處理期間使用的溫度范圍內不與銅形成合金，且呈現(xiàn)出可忽略的在銅中的溶解度，-在銅/鉭界面處，也就是在互連106的側壁和底部處，形成高度富鉭的非晶區(qū)，在令人驚奇的輕微的熱激活期間，鉭從該區(qū)域向外擴散，-在激活工藝結束時，相對緩慢地進行冷卻，其中冷卻速度小于20開爾文/分鐘，和-在銅/氮化硅邊界層處積聚含非晶鉭的薄層，且在幾個原子層的厚度或在不到一個原子層時，其效果就開始了。
下面的實驗結果對于依照圖1的示范性實施例是適用的-在0.6μm寬的互連106的情形中，從在430℃進行熱處理時間10小時開始，就可觀察到鉭的界面擴散。這使得對于0.6μm寬的互連106，沒有另外的“輔助處理”，在450℃下保存20個小時的熱處理時間之后，使用壽命提高到至少10倍。輔助處理用于以加強的方式將阻擋材料帶到打算發(fā)生界面擴散的界面區(qū)域處或內。在更窄的軌跡(track)中，因為擴散長度與熱處理時間的根成比例，所以需要更短的熱處理時間。因此對于200納米寬的軌跡，得到在450℃下2.2小時的熱處理時間，也就是說對于0.18μm技術，得到的擴散長度是100納米；-鉭擴散可通過SIMS(二次離子質譜)和TEM(透射電子顯微鏡)證明；并且-鉭擴散導致在0.6μm寬的互連中小于5％的阻抗增加，以及上述的顯著更高的載流能力。
令人驚奇地，在阻擋材料108與銅106之間的界面處，即使是鉭的比例小，例如少于界面的5％的鉭比例就會帶來電遷移強度的顯著增加，尤其是如果界面處的銅晶界被鉭所覆蓋。在該示范性實施例的說明中，鉭是所有如下金屬阻擋材料的代表，這些金屬阻擋材料在熱處理期間使用的溫度范圍內不與銅形成合金且在銅中僅有非常低的溶解度。替代鉭或氮化鉭，也可以使用例如鎢、氮化鎢、鈦鎢、鈦或氮化鈦作為阻擋物。備選地，阻擋材料也可源于不導電的阻擋物或者是不導電的。然后相應的元素或相應的組分沿著界面擴散且在界面處產生均勻的分布。順便提及，參照

的方法可在甚至已經通過單鑲嵌方法或通過雙鑲嵌方法制造的金屬化層中執(zhí)行。而且，如果使用“減去(substractive)”方法，也就是說例如通過RIE、剝離、圖形電鍍等制造的互連，也可應用所述方法步驟。
激活鉭從阻擋物的擴散可在晶片加工期間的各種工藝階段之后進行，例如-在用氮化硅或某種其它電介質覆蓋之后，但是尤其在電路裝置的另外的金屬化層的制造之前，-在完成特定的金屬化層之后，但是尤其在另外的金屬化層的制造之前，-在制造多個金屬化層之后，但是仍然在另外的金屬化層的制造之前，-在制造電路裝置的所有金屬化層之后，但是尤其仍然在晶片的最后鈍化之前，或-在晶片的最后鈍化之后。
最后提到的工序具有的優(yōu)勢是無論如何要都要提供的最終熱處理和該熱處理步驟可以在單個方法中進行。如果合適，激活步驟也可與元件交貨之前的其它步驟結合，例如與所謂的老化(burn-in)步驟結合，在該老化步驟中在升高的溫度下測試或穩(wěn)定該電路裝置。
針對界面擴散的晶片熱激活這里存在下面的可能性，尤其是-借助于熱爐工藝在大于350℃至550℃的溫度下進行晶片或單個元件的熱激活，尤其進行不同的時間，-如果必須使用較低的溫度預算例如以保護晶體管、金屬化元件或電介質免于退化，則也可以使用各種方法來有選擇地加熱互連或有選擇地加熱互連的邊緣區(qū)域，尤其-通過優(yōu)選在互連的諧振頻率區(qū)域中的微波激發(fā)有選擇地加熱互連。諧振頻率是由長度決定的且在小于1000GHz的范圍內。微波激發(fā)例如可以借助于行波管(磁控管)或空腔諧振器實現(xiàn)。
-金屬結構的有選擇的加熱類似地可以通過，例如間接加熱或通過將能量感應耦合到晶片中來實現(xiàn)。需要的頻率在10kHz到1MHz范圍內。由于互連的尺寸所以趨膚效應是可忽略的。在特殊的情況下，使用已經存在于晶片上的結構元件作為加熱導線或作為線圈繞組。例如由在每一層次中總是需要的金屬輔助位置構成，或由為此另外集成的元件構成。
-其它的選擇性加熱方法使用光學方法來饋入能量。例如通過激活區(qū)的空間定界可實現(xiàn)該選擇性，該空間界定例如如下進行利用激光器局部地加熱互連，或利用金屬結構與電介質相比的優(yōu)選的光吸收和優(yōu)選的加熱，這在RTP方法(快速熱處理)中是公知的。
在下面的示范性實施例中，例如至少在一些金屬化層中，除了寬度為最小特征尺寸的窄互連外，也有寬得多的互連，例如依據(jù)技術和設計規(guī)則具有達25μm的寬度。在寬互連中流過的電流或者具有與窄軌跡相比相對低的電流密度，或者在高電流應用中，寬互連中的電流密度與窄互連中的電流密度相當。如果使用所謂的“低k電介質”代替二氧化硅作為絕緣材料，它們對熱非常敏感。在第一所述情況下，沿著銅/氮化硅界面的擴散路徑很長且使界面飽和所需的鉭的量相對很大。在第二種情況下，用于激活的熱預算必須保持在容許的限度內。在這些種情況下，可以以輔助的方式采用另外的工藝，該另外的工藝將附加量的鉭直接帶到或者接近后來的銅/氮化硅界面。結果，尤其在這些特殊情況下，可以沒有限制地確保所期望的更高的載流能力。下面參照圖2到8B更加詳細地說明輔助工藝。這里既給出預先假定長時間熱施加的輔助工藝的說明，又給出沒有這種激活或具有短時間熱激活的輔助工藝的說明。
圖2顯示了通過阻擋材料的非共形沉積輔助界面擴散的方法的制造階段。電路裝置100b除了半導體襯底(未示出)外還包含例如由二氧化硅制成的絕緣層102b。制造用于銅互連106b的切口，例如具有130納米到500納米的小寬度。為了使在互連106b的側壁上的鉭阻擋物或氮化鉭阻擋物不會被后面的熱處理期間發(fā)生的材料遷移過大的程度地“減薄”，界面擴散所需要的鉭量已經在涂敷阻擋層104b期間通過目標額外沉積(targeted extra deposition)，例如通過使用非共形PVD方法(物理氣相沉積)預先沉積了。結果是，多數(shù)材料沉積在切口或溝槽的上部區(qū)域中，從而接近發(fā)生更快擴散的銅/氮化硅界面。通過適當選擇等離子體電壓和在PVD方法期間的氣流，可進一步輔助該非共形沉積。通過另外使用諸如下面參照圖3到8B解釋的“輔助”工藝，也可以避免在互連106b的側壁處的阻擋材料的減薄或過高的“不兼容的”溫度預算。
在依照圖2的方法中，非共形沉積是輔助工藝。圖2中示出的制造階段之后接著的是平坦化步驟，其中借助于化學機械拋光方法去除突出超過切口的銅和鉭。隨后沉積電介質阻擋層，例如氮化硅層。然后沉積例如用于下一個通路或金屬化層的二氧化硅。隨后執(zhí)行帶有界面擴散的長時間熱處理。
如圖3中所示，通過將用于互連的切口引入到絕緣層102c中來制造電路裝置100c。在整個區(qū)域上沉積導電阻擋層104c，例如鉭層。然后，沉積且平坦化銅，也去除用于互連106c的切口外部的鉭。然后，在第一個方法的變形中，通過CVD工藝(化學氣相沉積)，使用例如TaCl5或Ta(OC2H5)5和含氫或其它的還原性氣體來有選擇地沉積鉭。通過CVD方法例如在400℃下進行鉭的選擇性沉積。
就在CMP步驟和進行的清潔步驟之后，如果合適，金屬銅表面極具活性且是用于鉭的選擇性沉積的適合的表面，因為該表面上的氫容易離解且鉭的沉積可以在相對較低的溫度下進行。
在第二個方的法變形中，在CMP方法之后，通過沒有外部電流(external-current-free)的沉積從電解液有選擇地沉積鉭。如果合適，預先進行清潔步驟和預處理還有互連表面的適當?shù)募せ睢?br> 在這兩個方法變形中，在有選擇地沉積鉭之后涂敷電介質阻擋層，例如氮化硅層。此后涂敷例如二氧化硅用于下一個絕緣層。在該時間點上或在之后的時間點進行引起界面擴散的長時間的熱處理。
在示范性實施例中，有選擇地沉積具有小于10納米的層厚，或甚至具有小于5納米的層厚的導電阻擋層。用這種有選擇地沉積的薄層，不能確保互連106c的頂部區(qū)域被完全覆蓋。尤其在缺陷處或在例如已經形成了氧化銅的污染的位置處，仍然有未被鉭覆蓋的區(qū)域。通過長時間熱處理步驟實現(xiàn)了這些區(qū)域也被鉭覆蓋，并因此顯著增加了互連106c的載流能力。
圖4示出了另外的“輔助”工藝。在電路裝置100d的制造期間，在絕緣層102d中制造用于互連106d的切口。在制造切口之后，在整個區(qū)域上沉積鉭阻擋層104d。接著借助于電壓源電解沉積銅。在切口完全被銅填充之前、之時或者緊隨其后，沉積由導電阻擋材料制成的，例如由鉭制成的輔助層200，例如具有30納米到50納米的厚度。在輔助層200的沉積之后，在切口中進一步沉積銅，以使銅位于輔助層200和切口的開口204之間。隨后進行CMP方法，以去除位于切口之外的銅和鉭。CMP方法在到達切口的開口204時就結束。然后，沉積電介質層，尤其是阻擋層，例如氮化硅層，并進行帶有界面擴散的長時間熱處理步驟。在這種情況下，阻擋材料104d從互連106d的側面區(qū)域沿著界面擴散到氮化硅層/銅互連106d。而且，輔助層200的材料從互連106d內沿著晶界擴散到氮化硅/銅界面，且通過界面擴散分布在該界面處。
對于輔助層200的沉積，第一個方法變形利用從含銅化合物和鉭化合物(尤其是絡合物)的兩種組分電解槽，電解沉積富含鉭的成分。通過改變電鍍的電壓，可以變?yōu)檩o助層200的沉積。在沉積足夠厚的輔助層之后，電壓再次切換回來，使得再次主要沉積銅。例如借助于電解電流可以控制輔助層200的厚度。通過適當選擇絡合劑和pH值可以充分不同地并且在良好可控的范圍內設置所需的電解電壓。
在第二個方法變形中，使用分開的裝置中的或多室裝置的兩個相鄰的室中的分開的電解槽用于銅的沉積和用于輔助層200的沉積。
圖5示出了“輔助”工藝的制造階段，其中為了電路裝置100e的制造，在絕緣層102e中制造用于互連106e的切口。在切口的制造之后，在整個區(qū)域上沉積例如由鉭制成的阻擋層104e。然后，借助于下述方法沉積銅，其中周期交替地沉積銅然后純電化學地或用機械輔助部分地去除銅。通過示例的方式，Nutool公司提供了名為“ECMD”的這種方法。這種方法的應用形成了平坦的銅表面，在用于互連106e的切口的開口之上僅小的銅層厚度通過CMP被去除。通過示例的方式，用于互連106e的切口外部的銅的層厚在30納米到60納米的范圍內，參見距離A1。在涂敷銅之后，例如通過濺射在整個區(qū)域上涂敷例如由鉭制成的薄阻擋層250。通過示例的方式，鉭層250的厚度是30納米到50納米。
隨后進行驅入(drive-in)步驟，其中鉭層250的材料沿著晶粒邊界恰好擴散到沿著晶界的切口的開口的附近。如果合適，進行該驅入步驟直到被驅入的阻擋材料位于用于互連106e的切口內大于10納米或大于20納米。
在先前的熱處理步驟之后，執(zhí)行CMP方法，其中去除切口外的銅和鉭阻擋物104e的材料。隨后沉積電介質阻擋層，例如氮化硅層。在制造電路裝置100e的進一步的過程中，進行帶有界面擴散的長時間主要熱處理步驟，其中阻擋材料252在互連106e內的晶界到銅/氮化硅界面處出現(xiàn)，且在界面處擴散。而且，發(fā)生了來自于鉭阻擋物104e的阻擋材料的界面擴散。
圖6示出了在制造包含絕緣層102f的電路裝置100f期間，“輔助”工藝的另外的變形。借助于光刻方法在絕緣層102f中制造用于互連106f的切口。在該切口中沉積阻擋層104f，例如鉭層。然后，電解沉積銅，且借助于CMP方法平坦化銅直到阻擋層104f。CMP方法在到達阻擋層104f時就中斷。到達阻擋層104f例如通過端點檢測自動地檢測且能以簡單的方式確定。隨后涂敷薄鉭阻擋層，例如具有小于20納米或小于5納米的層厚。用于涂敷阻擋層300的合適的方法是CVD、PVD、電解沉積或注入。
在涂敷阻擋層300之后，進行在前的熱處理，其中在阻擋層300處的材料沿著晶界滲入到互連106f中，尤其滲入到距離用于互連106f的切口的開口大于10納米或大于20納米的區(qū)域中。接著借助于CMP方法，將用于互連106f的切口外部的阻擋層106f的材料去除。在CMP方法結束之后，沉積對應阻擋層108的例如由氮化硅層制成的阻擋層。在該方法的進一步過程中，進行更長時間的熱處理，其中將阻擋層300的阻擋材料從晶界驅趕到銅/氮化硅界面并沿著所述的界面擴散。另外，也發(fā)生了來自于阻擋層104f的阻擋材料的界面擴散。
圖7顯示了一種在制造電路裝置100g期間涂敷由二氧化硅制成的絕緣層102g的“輔助”工藝。在絕緣層102g中制造用于互連106g的切口。在切口的制造之后，在整個區(qū)域上沉積導電阻擋層104g，例如具有10到30納米層厚的鉭層。然后，沉積銅并將其平坦化，將用于互連106g的切口外部的銅和阻擋層104g的材料去除。在平坦化之后，在整個區(qū)域上涂敷薄鉭層350，例如具有小于10納米或甚至小于5納米的層厚。隨后利用覆蓋所用互連106g的抗蝕劑區(qū)域352，借助于光刻方法圖案化鉭層350。在去除抗蝕劑之后，沉積電介質阻擋層，例如氮化硅層。在沉積氮化硅層之后，在該方法的進一步過程中進行熱處理，通過該熱處理，互連106g頂部區(qū)域的還沒有被覆蓋的區(qū)域由于界面擴散而被阻擋材料覆蓋。
圖8A和8B示出了在集成電路裝置100h的制造中的制造階段。在絕緣層102h和嵌入其中的通路導電結構106h的制造之后，在整個區(qū)域上沉積阻擋層400，例如具有10納米到50納米層厚的鉭層。在阻擋層400的沉積之后，在阻擋層400上沉積銅制成的籽晶層。然后涂敷抗蝕劑層并對其圖案化，產生抗蝕劑區(qū)域404和405，在區(qū)域404和405之間設置用于互連406的切口，隨后借助于電化(galvanic)的方法，通過有選擇的(局部)沉積到開口中來制造該互連。在互連406的制造之后，去除抗蝕劑區(qū)域404和405。然后，如圖8B所示，沉積薄阻擋層450，其覆蓋互連406的頂部區(qū)域和互連406的側面區(qū)域。阻擋層450例如包括鉭，并且具有例如小于10納米或小于5納米的層厚。例如通過CVD方法、通過PVD方法或通過沒有外部電流(external-current-free)的電化方法沉積阻擋層450。在阻擋層450的沉積之后，沉積電介質阻擋層452，例如氮化硅層，以在沒有被阻擋層450覆蓋的互連406的區(qū)域形成界面。
在氮化硅層452的沉積之后，進行更長時間的熱處理，以便于通過鉭的界面擴散，也用鉭覆蓋來自互連406的頂部區(qū)域或在互連406的側面區(qū)域處還沒有被鉭覆蓋的區(qū)域。
然后借助于光刻方法或借助于各向異性蝕刻方法去除設置在絕緣層102h上、且包括氮化硅層452、阻擋層450、籽晶層402和阻擋層400的疊層。這樣互連406仍舊被鉭層包圍。長時間熱處理的結果是，在互連104h和互連406之間的邊界處阻擋層400也被減薄或被去除。
在另外的示范性實施例中，借助于銅RIE(反應離子蝕刻)方法、借助于所謂的剝離方法或借助于不同的“減法”方法制造互連406。
在參照圖1到8B解釋的所有變形中，將額外的鉭直接帶到或者接近水平或垂直的(圖8B)銅/電介質界面。通過隨后的短時間激活，設置成接近于該界面的材料可被驅趕到后來的氮化硅界面的銅層中。在其它的情況下，首先涂敷氮化硅覆蓋層，然后通過沿著銅/電介質界面的擴散分布阻擋金屬。在使用“輔助”工藝的所有情況下，以“輔助”方式引入的材料也可不同于那些所使用的金屬擴散阻擋物104中的材料。
如果適當選擇“輔助”工藝步驟，那么在所需的位置，也就是就在銅/氮化硅界面處，已經以均勻分布的方式存在另外涂敷的鉭，且可以在例如430℃持續(xù)30分鐘的最終熱處理步驟期間，進行另外所需的激活步驟。在特定的情況下，作為長時間熱步驟的結果，不需要另外的熱處理時間。
圖9到11涉及這樣的示范性實施例，其中主要是從通路導電結構的底部或兩個導電結構之間去除阻擋材料?？梢耘c通過界面擴散涂敷鉭的方法相結合，并且下面多次提及。借助于參照圖9到11說明的示范性實施例，非電抗性通路電阻顯著降低，并且該通路的載流能力增加。在所有三個示范性實施例中，首先，進行導電擴散阻擋層的整個區(qū)域的沉積。為了去除在通路/軌跡轉變的區(qū)域中的阻擋層，使用令人驚奇地輕微的熱處理工藝，其中阻擋材料在銅中或沿著例如銅/鉭或銅/氮化硅界面擴散。
在使用400到500℃之間的熱處理溫度的示范性實施例中，遵照下面的條件-阻擋物包括氮化鉭/鉭的雙層，-TaNX成分是亞化學配比的，即X＜1或X＜0.75，-阻擋物的鉭金屬至少一部分以α鉭存在，也就是以體心立方晶格存在，-在銅/鉭界面處，也就是說在導電結構的側壁和底部處形成高度富鉭的非晶區(qū)，在令人驚奇地輕微的熱激活期間，鉭從該區(qū)中擴散，和-在此阻擋材料的選擇沒有限制。它可以，但不必在熱處理期間的相關溫度范圍內形成銅合金，或可以在銅中具有有限溶解度。因此，該方法不僅限于鉭阻擋物。
圖9和10的示范性實施例涉及雙鑲嵌結構。然而討論的方法也可用于如圖11所示的單鑲嵌結構的情況，用于通過減法方法(也就是說通過剝離方法、通過圖形電鍍或通過銅RIE)制造互連的情況?？稍诟鞣N工藝階段中或之后進行去除阻擋材料的熱處理步驟，參見上述圖1到8B解釋的可能性。
提供了以下優(yōu)點-可靠、可再現(xiàn)和低風險的工序，通路阻抗減小并且電遷移強度增加，-使用成本有效的熱處理工藝，其一般可不需要資本支出或不需要高額的資本支出來執(zhí)行，-使用成本有效的批處理，和-作為長時間熱處理的結果，在所有層和界面處出現(xiàn)其它的積極效應。
在≥350℃到550℃的溫度下進行持續(xù)不同時間長度的熱激活，所述時間長度實質上取決于阻擋層的厚度。用于有選擇地加熱金屬結構的上述方法也在去除阻擋材料的熱處理方法中采用。
圖9示出了具有襯底501的電路裝置500。在襯底501中制造集成半導體元件之后，制造包含絕緣材料504(例如二氧化硅)的絕緣層502。借助于雙鑲嵌方法，在絕緣層502中制造由銅制成的互連506。隨后沉積電介質阻擋層508，例如具有50納米層厚的氮化硅層。隨后借助于雙鑲嵌方法，制造通路層510和互連層520。在通路層510的絕緣材料512中引入切口514。將用于互連560的切口522引入到互連層520的絕緣材料516中。如果合適，在通路層510和互連層520之間設置蝕刻停止層518，例如氮化硅層。
圖9示出了還沒有用銅填充切口514和522的制造階段。然而，在整個區(qū)域之上已經沉積了阻擋層530，例如具有20納米層厚的鉭層。在該工藝中，在切口514的底部處已經沉積了具有10納米層厚的阻擋材料層。
在阻擋層530的沉積之后，且在用銅填充切口514和522之前，進行長時間的熱處理步驟，其中在切口514的底部處的阻擋材料沿著晶粒邊界擴散到銅互連506中。還發(fā)生了設置在切口514底部處的阻擋材料沿著互連506和電介質阻擋層508之間的界面的界面擴散。在該示范性實施例中，在加熱爐中進行熱激活。因此在添加氮的氫氣氣氛中實施熱處理。氫氣部分具有還原效應且防止互連506的暴露的銅的氧化。氮氣部分用于使在熱處理期間沒有被去除的阻擋層致密化。通過示例的方式，在熱處理期間使用形成的氣體混合物?？焖龠M行冷卻，也就是說，冷卻速率大于50開爾文/分鐘，以使位于互連506的銅晶界中的鉭“凍結”在那里。在切口514的底部，鉭阻擋物典型地小于15納米。因此，相對快速地實現(xiàn)了在切口514的底部處的鉭的分解。鉭/二氧化硅界面直到600℃都是穩(wěn)定的。因此無論如何在鉭/二氧化硅界面處都不會發(fā)生反應或擴散。結果是沒有阻擋物的通路/互連轉變。
而且，下面提供的另外的積極方面適用于圖9的示范性實施例-在熱處理氣體中使用氮氣導致在鉭/二氧化硅界面處尤其在上部鉭/二氧化硅界面處鉭阻擋物或氮化鉭阻擋物的致密化。這在氮化硅的底切邊緣處尤其重要，氮化硅的底切邊緣通常在通路中或在互連的底部處形成弱點。
-可故意地以非共形的方式設置阻擋物沉積工藝，例如在通路底部故意地用少量鉭覆蓋，結果是需要相對短的熱處理時間，和-成本有效的批處理是可行的，其中同時熱處理多個晶片，例如超過80個晶片，使得即使用一小時或更長的熱處理時間也可具有高產量。
圖10示出了類似于電路裝置500配置的電路裝置500b，因此同樣的元件用相同的附圖標記表示，但是其后跟著小寫字母b。然而，與電路裝置500的制造相比，在電路裝置500b的制造期間，只有當已經沉積了用于通路導電結構550b和用于互連560b的銅材料時，才進行更長時間的熱處理操作來去除在切口514b或通路導電結構550b底部處的阻擋材料530b。而且，在示范性實施例中，銅材料已經被平坦化，并且電介質層750(例如氮化硅層)已經沉積。
在依照圖10的示范性實施例中，在該長時間熱處理期間，在通路導電結構550b和互連506b之間的阻擋材料沿著晶界既擴散到互連506b中又擴散到通路導電結構550b中。再次另外發(fā)生沿著銅/氮化硅層508b之間的界面的界面擴散。
可選地以非共形的方式和比所需更厚的方式沉積阻擋層530b。從水平電介質區(qū)域和通路底部處減薄阻擋物且同時在下通路側壁處增厚阻擋物的部分再濺射步驟同樣是可選的。
在依照圖10的示范性實施例中，產生下面的技術效果-在熱處理氣體中使用氮氣引起銅/氮化硅界面處的氮化硅蓋層570的致密化，從而穩(wěn)定和改善了所述界面的質量，-直到600℃，鉭/二氧化硅界面都是穩(wěn)定的，在這里無論如何都沒有反應或擴散發(fā)生，-通過如上面參照圖1到8B所說明的不同層次中的鉭界面擴散，該工序同時帶來了銅/氮化硅界面的改善，-特別地在所有互連層次的制造完成之后使用這種變形，且該變形僅進行一次，和-如果使用單鑲嵌技術而不是雙鑲嵌技術進行金屬化，則同樣可以使用依照該示范性實施例的方法。阻擋物在通路(n)/互連(n)或通路(n)/互連(n+1)轉變處特別快速地分解，因為在那里可沿多個方向發(fā)生晶界擴散。因此通過單鑲嵌技術產生的兩個界面被毀掉了。這導致沒有阻擋物的通路/路徑轉變。
圖11示出了包含具有多個半導體元件的襯底601的電路裝置600。電路裝置600另外包含由電介質材料604制造的絕緣層602，其中銅互連606布置于該電介質材料604中。在通過單鑲嵌方法或借助于雙鑲嵌方法制造銅互連606之后，沉積電介質阻擋層608，例如氮化硅層。隨后沉積用于通路層610的絕緣材料612。使用單鑲嵌方法制造通路導電結構650，該通路導電結構650在側壁和底部處鄰接阻擋層630，該阻擋層630例如為在通路導電結構650的上部區(qū)域中具有20納米層厚的鉭阻擋層。在CMP步驟之后，沉積電介質阻擋物670，例如具有50納米層厚的氮化硅層。接著沉積阻擋層680，例如具有20納米層厚的鉭阻擋層。隨后借助于“減法”方法，制造互連690，且在它的頂部區(qū)域和側面區(qū)域用氮化硅層700覆蓋互連690。在氮化硅層700和互連690之間可選擇地設置由鉭制成的阻擋層，參見關于圖8A和8B的說明。
在制造互連690之后，進行長時間的熱處理步驟，其中在通路導電結構650和互連606之間的阻擋材料630被去除。另外，在這個長時間的熱處理步驟期間，通路導電結構650和互連690之間的阻擋層680的材料被去除。該阻擋層的大部分分別沿著互連606、通路導電結構650和互連690的晶界擴散。但是，尤其是待去除的阻擋材料的邊緣區(qū)域，也通過沿著互連606的銅/氮化硅界面和阻擋層680的阻擋層/氮化硅界面的界面擴散被輸運。
依照圖11的示范性實施例也產生與上面參照圖9和10所說明的相同的優(yōu)點。在另外的示范性實施例中，由擴散控制的從鉭/銅接觸區(qū)域去除阻擋材料，與已經參考圖1到8B進行了說明的銅/氮化硅界面的擴散控制的改善相結合。結果是，可以用可維持的溫度預算進行所需的熱激活步驟，甚至用于敏感的BEOL(后端(Back End of Line))工藝。
為了獲得所述的積極效應，完全去除在通路底部處或通路頂部區(qū)域處的阻擋材料不是絕對必要的。如果由此獲得了部分的直接銅/銅接觸，并且當電遷移開始時，會出現(xiàn)很大程度上不受阻礙的銅材料流動，部分去除(例如局部分裂(tear))已經足夠。以最大可能的程度去除在通路底部或在通路頂部區(qū)域處的阻擋物所需的熱預算由這些位置處的阻擋物的層厚控制。在另外的示范性實施例中，執(zhí)行用再濺射步驟解釋的方法的組合。然而，通路底部處的阻擋物不必完全去除，而是僅僅通過再濺射被減薄。這樣阻擋層還可保留在其它的水平位置處，例如在互連的底部。通過再濺射，在通路底部處被去除的材料沉積在通路側壁的下部區(qū)域中，因此那里的層厚增加。這防止了在通路側壁的下部區(qū)域中阻擋物被“溶解”且在此失去它所需的保護效應，或防止它由于過長時間的再濺射步驟在其它水平位置(例如互連的底部)處被去除。
研究在450℃持續(xù)10小時的熱處理之后Cu-MLM(多層金屬化)的SEM顯微照片。如果通路底部的通路直徑是500納米，那么在這個熱處理時間之后，先前存在的阻擋層不再可辨別。
在這些示范性的實施例中，通過長時間熱處理，尤其對于阻擋材料的去除和用阻擋材料涂敷，共同的是-最初是晶體的原始阻擋層的初始非晶化，和-主要是這些方法的自動對準，不需要光刻方法，且從工藝技術的觀點看是非常可靠的。
非晶區(qū)的厚度尤其是小于10納米。而且，非晶區(qū)包括至少80原子百分比的阻擋材料。非晶區(qū)例如設置在晶體阻擋物和晶體Cu導電結構之間。在另一個示范性實施例中沉積非晶阻擋層。
在另一個示范性實施例中，不導電的，也就是說電介質阻擋物，例如Ta2O5、Al2O3、HfO2或含硅的化合物也用于擴散的阻擋材料，尤其用于界面擴散的阻擋材料。根據(jù)下式計算界面擴散操作所需的熱處理時間t(min)-1(min)2/Dt(min)＝最小熱處理時間，D＝Do*exp(Ea/kT)；1(min)＝1/2界面擴散的最小軌跡寬度，并且估算常數(shù)為D＝6*10^-17*cm^2/s；對于界面擴散Ea＝1.68eV。
也可以使用相同的公式計算去除阻擋材料的熱處理時間，其中對于晶界擴散Ea＝1.82eV，且熱處理時間也取決于鄰接待去除的阻擋層的晶界的數(shù)目。
權利要求
1.一種集成電路裝置(500，500b，600)，包括導電的且依照晶粒結構構造的導電結構(506，550)，其特征在于導電阻擋材料設置在所述導電結構的晶界區(qū)域中，其在該導電結構(506)中設置至少5納米或至少10納米。
2.如權利要求1所述的電路裝置(500，500b)，其特征在于該電路裝置(500)包含具有多個半導體元件的襯底(501)；所述導電結構是以鄰接通路導電結構(550)的方式設置在襯底(501)與該通路導電結構(550)之間的互連(506)；該通路導電結構(550，550b)的側壁鄰接阻擋材料層；并且在所述通路導電結構和互連(506，506b)之間沒有設置阻擋材料層或沒有設置連續(xù)的阻擋材料層，尤其沒有設置厚度大于1納米的阻擋材料層。
3.如權利要求2所述的電路裝置，其特征在于所述通路導電結構鄰接遠離所述襯底的且底部區(qū)域鄰接阻擋材料層的互連(560)。
4.如權利要求1所述的電路裝置(600)，其特征在于該電路裝置(600)包含具有多個半導體元件的襯底(601)；所述導電結構是以鄰接互連(690)的方式設置在襯底(601)與該互連(690)之間的通路導電結構(650)；所述互連(690)的底部區(qū)域鄰接阻擋材料層；并且在所述通路導電結構和所述互連(690)之間沒有設置阻擋材料層或沒有設置連續(xù)的阻擋材料層，尤其沒有設置厚度大于1納米的阻擋材料層。
5.如權利要求4所述的電路裝置(600)，其特征在于所述互連(690)具有至少一個如下特征該互連(690)的寬度大于20微米，該互連的厚度大于3微米。
6.如前述權利要求之一所述的電路裝置(500，500b，600)，其特征在于阻擋材料在所述晶界區(qū)域中連續(xù)延伸大于5納米或大于10納米的距離。
7.如前述權利要求之一所述的電路裝置(500，500b，600)，其特征在于以鄰接該導電結構(506，550，560，650)的方式設置非晶導電阻擋材料層或電絕緣阻擋材料層。
8.一種集成電路裝置(100)，包括導電的導電結構(106)，其特征在于在該導電結構(106)處設置的非晶阻擋材料。
9.如權利要求8所述的電路裝置(100)，其特征在于在遠離所述襯底的導電結構(106)的頂部區(qū)域處，設置阻擋材料，其沒有在相對于所述導電結構恰好位于側面的電介質上懸垂；或所述電路裝置包含以鄰接所述非晶阻擋材料的方式設置的多晶導電或者微晶電絕緣阻擋材料層(104)；或者所述非晶阻擋材料具有均勻的材料組分，且以鄰接電介質的方式設置在該電介質與所述互連之間。
10.如權利要求8或9所述的電路裝置(100)，其特征在于所述導電結構是互連(106)；并且所述互連(106)除了在外部晶界處相對于其它導電結構的邊界以外，完全由導電阻擋材料(104，110)包圍，沒有阻擋材料的區(qū)域優(yōu)選存在于除了相對于其它導電結構的邊界以外的所述互連的外部區(qū)域。
11.如權利要求10所述的電路裝置(100)，其特征在于在互連(106)的至少一個側面區(qū)域上設置具有大于2納米或大于5納米的層厚的阻擋層(104)，且在互連(106)的至少一個頂部區(qū)域或底部區(qū)域上設置具有小于1納米層厚的阻擋層(110)。
12.如前述權利要求之一所述的電路裝置(100，500)，其特征在于該導電結構(106，506)包括銅或具有至少90原子百分比的銅的銅合金，或者該導電結構(106，506)包括金或具有至少90原子百分比的金的金合金。
13.如前述權利要求之一所述的電路裝置(100，500)，其特征在于所述阻擋材料是導電的；參考權利要求8，所述阻擋材料是電介質阻擋材料，且優(yōu)選是鉭、氮化鉭、鈦、氮化鈦、鎢、氮化鎢、鈦鎢、氧化鉭、氧化鋁或氧化鉿；或者所述阻擋材料包括或含有不與所述互連材料形成合金、或在所述互連材料中不溶或僅微溶的材料；或者參考權利要求1到7中之一，所述阻擋材料包括或含有與所述互連材料形成合金或可溶于其中的材料。
14.一種制造集成電路裝置(500、500b、600)的方法，其中實施熱處理一次或反復實施熱處理，其特征在于熱處理的結果是通路導電結構(550)和互連(506)之間的阻擋材料層(530)被去除、穿孔或減薄至少50％或至少90％。
15.如權利要求14所述的方法，其特征在于所述阻擋材料(530)按照下面方式中的至少一種被去除通過沿著導電結構(506)的晶界的擴散，通過沿著兩種不同材料(506，508)之間的界面的界面擴散。
16.如權利要求14或15所述的方法，其特征在于；待去除的阻擋材料以達2納米的厚度存在；且實施熱處理總共超過1.5小時；或者待去除的阻擋材料以2納米到5納米的厚度存在，且實施熱處理總共超過3小時，熱處理期間的溫度為430℃。
17.如權利要求14到16之一所述的方法，其特征在于在所述熱處理期間，待去除的阻擋材料沿著晶界遷移至少5納米或至少10納米。
18.一種制造集成電路裝置(100)的方法，其中實施熱處理一次或反復實施熱處理，其特征在于第二阻擋材料(110)通過沿導電結構(106)的界面的界面擴散從原始阻擋材料遷移。
19.如權利要求18所述的方法，其特征在于第二阻擋材料(110)從設置在導電結構(106)的側面區(qū)域的、或設置在相對于通路導電結構的邊界(530)處的、或覆蓋發(fā)生所述界面擴散的所述導電結構區(qū)域的部分區(qū)域的原始阻擋層(104)向外擴散。
20.如權利要求19所述的方法，其特征在于所述原始阻擋層是非晶層。
21.如權利要求18到20之一所述的方法，其特征在于通過先前進行的熱處理，原始阻擋材料(200)從互連(106d)內遷移到互連(106d)的外部區(qū)域，或者通過先前進行的熱處理，原始阻擋材料(250，300)從導電輔助區(qū)域遷移到在去除該輔助區(qū)域之后互連(106e，106f)的外部區(qū)域所在的互連(106e，106f)的區(qū)域中。
22.如權利要求18到21之一所述的方法，其特征在于在有界面擴散的熱處理期間，所述阻擋材料的遷移距離大于10納米或大于20納米。
23.如權利要求18到22之一所述的方法，其特征在于對所述導電結構進行熱處理，至少持續(xù)從下式獲得的時間t＝12/D其中D＝Do*exp(Ea/kT)；1＝所述電路裝置中最小軌跡寬度的一半；D＝6*10^-17*cm^2/s；對于界面擴散Ea＝1.68eV，k＝玻耳茲曼常數(shù)，T＝溫度，在這種情況下熱處理期間的溫度t大于420℃且小于510℃。
全文摘要
本發(fā)明尤其涉及通過長時間退火可去除通路板或者通路蓋層上的阻擋材料的方法。同時或作為替代，該長時間退火是一種使用阻擋材料(110)涂覆軌跡(106)的簡單和直接的方法。
文檔編號H01L23/522GK101040375SQ200580013633
公開日2007年9月19日 申請日期2005年4月22日 優(yōu)先權日2004年4月30日
發(fā)明者O·奧貝爾, W·哈塞, M·霍默爾, H·科納 申請人:英飛凌科技股份公司