專利名稱：雙列存儲(chǔ)器模塊的堆疊式dram存儲(chǔ)器芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及雙列存儲(chǔ)器模塊(DIMM)的DRAM芯片，具體地說，涉及帶寄存器的雙列存儲(chǔ)器模塊(DIMM)的DRAM存儲(chǔ)器芯片。
背景技術(shù)：
設(shè)置存儲(chǔ)器模塊是為了增大計(jì)算機(jī)系統(tǒng)的存儲(chǔ)能力。原來單列存儲(chǔ)器模塊(SIMM)用于個(gè)人計(jì)算機(jī)來增大存儲(chǔ)器的大小。單列存儲(chǔ)器模塊只在它的印刷電路板(PCB)的一側(cè)包括DRAM芯片。在所述模塊的兩側(cè)用于連接單列存儲(chǔ)器模塊(SIMM)的印刷電路板的觸點(diǎn)是冗余的。SIMM的第一變型具有30個(gè)引腳并提供8位數(shù)據(jù)(在奇偶位版本上9位)。SIMM的第二變型稱為PS/2，包括72個(gè)引腳，并提供32位數(shù)據(jù)(在奇偶位版本上36位)。
由于所述存儲(chǔ)器模塊在某些處理器上數(shù)據(jù)總線的不同寬度，有時(shí)為了填充存儲(chǔ)體要成對(duì)地安裝幾個(gè)SIMM模塊。例如，在具有32位數(shù)據(jù)總線寬度的80386或80486系統(tǒng)上，存儲(chǔ)體或者需要四個(gè)30引腳SIMM或者需要一個(gè)72引腳SIMM。對(duì)于具有64位數(shù)據(jù)總線寬度的pentium系統(tǒng)，需要兩個(gè)72引腳SIMM。為了安裝單列存儲(chǔ)器模塊(SIMM)，將所述模塊放入插口中。單列存儲(chǔ)器模塊使用的RAM技術(shù)包括EDO和FPM。
當(dāng)Intel公司的pentium處理器在市場(chǎng)上變得廣為流行時(shí)，雙列存儲(chǔ)器模塊(DIMM)便作為占主導(dǎo)地位的存儲(chǔ)器模塊類型開始代替單列存儲(chǔ)器模塊(SIMM)。
單列存儲(chǔ)器模塊(SIMM)僅在它們的印刷電路板(PCB)的一側(cè)安裝幾個(gè)存儲(chǔ)部件或DRAM芯片，而雙列存儲(chǔ)器模塊(DIMMS)在模塊印刷電路板的兩側(cè)都安裝存儲(chǔ)部件。
有不同類型的雙列存儲(chǔ)器模塊(DIMM)。無緩沖的雙列存儲(chǔ)器模塊不包含緩沖區(qū)或位于該模塊的寄存器。這些無緩沖的雙列存儲(chǔ)器模塊一般用于臺(tái)式PC系統(tǒng)和工作站。在單數(shù)據(jù)速率(SDR)存儲(chǔ)器模塊中，引腳的數(shù)量一般是168，在雙數(shù)據(jù)速率模塊和在DDR-2模塊中引腳數(shù)為184。DDR-2-DRAM是現(xiàn)有的DDR-DRAM的自然延伸。已經(jīng)引入200MHz工作頻率的DDR2，并且對(duì)于主存儲(chǔ)器正在將其擴(kuò)展至266MHz(DDR-2 533)、333MHz(DDR-2 667)，而對(duì)于特殊用途，甚至正在將其擴(kuò)展至400MHz(DDR-2 800)。DDR-SDRAM(同步DRAM)通過在時(shí)鐘脈沖的上升沿和下降沿都讀取數(shù)據(jù)來提高速度，在不增大時(shí)鐘信號(hào)的時(shí)鐘頻率的情況下基本上使數(shù)據(jù)的頻帶寬度加倍。
另一種類型的雙列存儲(chǔ)器模塊(DIMM)是帶寄存器的雙列存儲(chǔ)器模塊。帶寄存器的雙列存儲(chǔ)器模塊在模塊上包括幾個(gè)附加的電路，具體地說，一種類似于寄存器的再驅(qū)動(dòng)緩沖部件，用來再驅(qū)動(dòng)命令地址信號(hào)。還設(shè)置鎖相環(huán)(PLL)，用于再驅(qū)動(dòng)時(shí)鐘信號(hào)的定時(shí)對(duì)準(zhǔn)。帶寄存器的雙列存儲(chǔ)器模塊一般用于高端服務(wù)器和高端工作站。
ECC雙列存儲(chǔ)器模塊包括誤差校正位或ECC位。所述類型的雙列存儲(chǔ)器模塊總共具有64個(gè)數(shù)據(jù)位加上8個(gè)ECC位，主要用于服務(wù)器計(jì)算機(jī)。帶寄存器的雙列存儲(chǔ)器模塊或者帶有ECC或者不帶ECC，用于SDR、DDR和DDR 2。
另一種類型的雙列存儲(chǔ)器模塊是所謂小外形DIMM(SO-DIMM)。它們是一種增強(qiáng)版本的標(biāo)準(zhǔn)雙列存儲(chǔ)器模塊，用于膝上計(jì)算機(jī)和某些特殊服務(wù)器。
雙列存儲(chǔ)器模塊在其印刷電路板上包括預(yù)定數(shù)目N的存儲(chǔ)器芯片(DRAM)。每一個(gè)存儲(chǔ)器的數(shù)據(jù)寬度一般為4位、8位或16位。若選定DIMM作為主存儲(chǔ)器，則當(dāng)今個(gè)人計(jì)算機(jī)主要使用無緩沖的雙列存儲(chǔ)器模塊。但對(duì)于主存儲(chǔ)容量要求較高的計(jì)算機(jī)系統(tǒng)，具體地說服務(wù)器，帶寄存器的雙列存儲(chǔ)器模塊是流行的選擇。
因?yàn)樵谟?jì)算機(jī)系統(tǒng)中存儲(chǔ)器要求與日俱增，亦即，在存儲(chǔ)器大小和存儲(chǔ)器速度兩個(gè)方面都要求在每一個(gè)存儲(chǔ)器模塊(DIMM)上設(shè)置最大數(shù)目的存儲(chǔ)器芯片(DRAM)。
圖1表示按照先有技術(shù)的雙列存儲(chǔ)器模塊。所述雙列存儲(chǔ)器模塊包括N個(gè)DRAM芯片，安裝在印刷電路板(PCB)的上側(cè)。圖1所示的帶寄存器的雙列存儲(chǔ)器模塊包括命令和地址緩沖區(qū)，后者通過主母板對(duì)施加在雙列存儲(chǔ)器模塊的命令和地址信號(hào)進(jìn)行緩沖而且通過命令和地址總線(CA)向安裝在印刷電路板上的DRAM芯片輸出這些信號(hào)。還通過命令和地址緩沖器緩沖芯片選擇信號(hào)S并且所述芯片選擇信號(hào)S是為選擇安裝在DIMM電路板上的所需的DRAM芯片而設(shè)置的。所有DRAM芯片都由時(shí)鐘信號(hào)CLK提供時(shí)鐘，它通過也安裝在所述雙列存儲(chǔ)器模塊(DIMM)上的時(shí)鐘信號(hào)緩沖區(qū)進(jìn)行緩沖。每一個(gè)DRAM芯片都通過具有q條數(shù)據(jù)線的單獨(dú)的數(shù)據(jù)總線(DQ)連接到母板。每一個(gè)DRAM芯片的數(shù)據(jù)總線一般都包括4至16位。
圖2表示如圖1所示的雙列存儲(chǔ)器模塊(DIMM)沿著直線A-A’截取的截面圖。為了增大存儲(chǔ)能力，DIMM具有安裝在印刷電路板(PCB)兩側(cè)的DRAM芯片。在DIMM模塊的頂側(cè)有DRAM芯片、而在DIMM模塊的底側(cè)也有DRAM芯片。因此，圖2所示的DRAM雙列存儲(chǔ)器模塊包括兩個(gè)存儲(chǔ)器隊(duì)列或存儲(chǔ)器層次，亦即，存儲(chǔ)器隊(duì)列0和存儲(chǔ)器隊(duì)列1。
為了增大雙列存儲(chǔ)器模塊(DIMM)的存儲(chǔ)能力還已經(jīng)研制了堆疊式DRAM芯片。
圖3表示堆疊式DRAM芯片，具有存儲(chǔ)器上管芯和存儲(chǔ)器下管芯，從而在堆疊式DRAM芯片內(nèi)提供兩個(gè)存儲(chǔ)器隊(duì)列。兩個(gè)存儲(chǔ)器管芯封裝在基片上的一個(gè)芯片內(nèi)。堆疊式DRAM芯片通過焊球等焊盤連接到印刷電路板。具有圖3所示的堆疊式DRAM芯片的雙列存儲(chǔ)器模塊在印刷電路板的兩側(cè)具有四個(gè)存儲(chǔ)器隊(duì)列，亦即，在頂側(cè)兩個(gè)存儲(chǔ)器隊(duì)列和在底側(cè)兩個(gè)存儲(chǔ)器隊(duì)列。
在當(dāng)前計(jì)算機(jī)中，具有兩個(gè)存儲(chǔ)器隊(duì)列的雙列存儲(chǔ)器模塊是允許的。當(dāng)存儲(chǔ)器系統(tǒng)內(nèi)存儲(chǔ)器隊(duì)列的數(shù)量遞增到四個(gè)存儲(chǔ)器隊(duì)列或甚至八個(gè)存儲(chǔ)器隊(duì)列時(shí)，如圖1所示，DQ總線和CA總線上負(fù)載增大。對(duì)于CA總線，負(fù)載的增大并不激烈，因?yàn)榕c數(shù)據(jù)總線對(duì)比，命令和地址總線(CA)運(yùn)行在半速下，而命令和地址緩沖區(qū)再驅(qū)動(dòng)由母板上的處理器施加在雙列存儲(chǔ)器模塊上的地址和命令信號(hào)。但是，大雙列存儲(chǔ)器模塊上的存儲(chǔ)器隊(duì)列會(huì)引起由母板上的控制器驅(qū)動(dòng)的DQ數(shù)據(jù)總線的負(fù)載增大。DQ總線上的數(shù)據(jù)速率非常高，特別是當(dāng)運(yùn)行在DDR2數(shù)據(jù)速率下時(shí)。因而，連接到每一個(gè)DQ數(shù)據(jù)總線上的負(fù)載的增大會(huì)惡化數(shù)據(jù)信號(hào)，還使得數(shù)據(jù)差錯(cuò)無法排除。因此，在連接到芯片的DQ總線DRAM芯片內(nèi)，存儲(chǔ)器隊(duì)列的數(shù)目M有一個(gè)限度。由于限制在DRAM芯片內(nèi)允許的存儲(chǔ)器隊(duì)列數(shù)量，雙列存儲(chǔ)器的存儲(chǔ)能力也受到限制。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種用于雙列存儲(chǔ)器模塊的堆疊式DRAM存儲(chǔ)器芯片，對(duì)于預(yù)定的工作頻率，它允許增大雙列存儲(chǔ)器模塊上的存儲(chǔ)器隊(duì)列數(shù)目。
所述目的是通過本發(fā)明的堆疊式DRAM存儲(chǔ)器芯片達(dá)到的。
本發(fā)明提供一種用于雙列存儲(chǔ)器模塊(DIMM)的堆疊式DRAM存儲(chǔ)器芯片，它具有(a)預(yù)定數(shù)目(M)的堆疊式DRAM存儲(chǔ)器管芯；(b)其中每一個(gè)DRAM存儲(chǔ)器管芯都可以通過相應(yīng)的存儲(chǔ)器隊(duì)列信號(hào)(r)選擇；(c)其中每一個(gè)DRAM存儲(chǔ)器管芯都包括存儲(chǔ)單元陣列；(d)其中由地址線構(gòu)成的公用的內(nèi)部地址總線是為尋址存儲(chǔ)單元而設(shè)置的并連接到所有M個(gè)堆疊式DRAM存儲(chǔ)器管芯；(e)其中由內(nèi)部數(shù)據(jù)線構(gòu)成的M個(gè)內(nèi)部數(shù)據(jù)總線是為把數(shù)據(jù)寫入所述堆疊式DRAM存儲(chǔ)器管芯的存儲(chǔ)單元和從所述存儲(chǔ)單元讀出數(shù)據(jù)而設(shè)置的；其中(f)設(shè)置集成再驅(qū)動(dòng)裝置，所述集成再驅(qū)動(dòng)裝置包括
(f1)為驅(qū)動(dòng)施加在所述DRAM存儲(chǔ)器芯片的地址焊盤上的外部地址信號(hào)而設(shè)置的用于所有內(nèi)部地址線的緩沖區(qū)；和(f2)多路器/多路分離器，它把選定的DRAM存儲(chǔ)器管芯的內(nèi)部數(shù)據(jù)線切換到所述DRAM存儲(chǔ)器芯片的數(shù)據(jù)焊盤。
在推薦的存儲(chǔ)器芯片上，所述再驅(qū)動(dòng)裝置還包括存儲(chǔ)器隊(duì)列解碼器，所述存儲(chǔ)器隊(duì)列解碼器用于響應(yīng)施加在DRAM存儲(chǔ)器芯片的控制焊盤上的外部選擇信號(hào)而產(chǎn)生內(nèi)部存儲(chǔ)器隊(duì)列信號(hào)。
其優(yōu)點(diǎn)是，通過把存儲(chǔ)器隊(duì)列解碼器集成在DRAM存儲(chǔ)器芯片內(nèi)，使必須通過命令和地址緩沖區(qū)向每一個(gè)DRAM芯片提供的選擇信號(hào)的數(shù)量減少。因而，在雙列存儲(chǔ)器模塊上選擇信號(hào)線的數(shù)量減少，使得印刷電路板的尺寸減小，線路的路徑選擇復(fù)雜性降低。
在另一個(gè)實(shí)施例中，所述存儲(chǔ)器隊(duì)列解碼器控制所述多路器/多路分離器。
在另一個(gè)實(shí)施例中，所述多路器/多路分離器包括用于緩沖通過所述切換的數(shù)據(jù)線發(fā)送的數(shù)據(jù)信號(hào)的緩沖區(qū)。
在按照本發(fā)明的堆疊式DRAM存儲(chǔ)器芯片的推薦的實(shí)施例中，通過公用的內(nèi)部時(shí)鐘信號(hào)來為全部DRAM存儲(chǔ)器管芯計(jì)時(shí)。
在按照本發(fā)明的堆疊式DRAM芯片的推薦的實(shí)施例中，所述再驅(qū)動(dòng)裝置還包括緩沖區(qū)，所述緩沖區(qū)用于驅(qū)動(dòng)施加在DRAM存儲(chǔ)器芯片的時(shí)鐘焊盤上以便產(chǎn)生內(nèi)部時(shí)鐘信號(hào)的外部時(shí)鐘信號(hào)。
在按照本發(fā)明的堆疊式DRAM存儲(chǔ)器芯片的推薦的實(shí)施例中，DRAM管芯的堆疊和所述再驅(qū)動(dòng)裝置集成在所述DRAM存儲(chǔ)器芯片上。
在按照本發(fā)明的DRAM存儲(chǔ)器芯片的推薦的實(shí)施例中，所述再驅(qū)動(dòng)裝置通過所述DRAM存儲(chǔ)器芯片的電源焊盤提供電源。
本發(fā)明還提供一種雙列存儲(chǔ)器模塊，它包括多個(gè)堆疊式DRAM存儲(chǔ)器芯片，其中每一個(gè)堆疊式DRAM存儲(chǔ)器芯片具有(a)預(yù)定數(shù)目(M)的堆疊式DRAM存儲(chǔ)器管芯；(b)其中每一個(gè)DRAM存儲(chǔ)器管芯都可以通過相應(yīng)的存儲(chǔ)器隊(duì)列信號(hào)(r)選擇；(c)其中每一個(gè)DRAM存儲(chǔ)器管芯都包括存儲(chǔ)單元陣列；(d)其中由地址線構(gòu)成的公用的內(nèi)部地址總線是為尋址存儲(chǔ)單元而設(shè)置的并連接到所有M個(gè)堆疊式DRAM存儲(chǔ)器管芯；(e)其中由內(nèi)部數(shù)據(jù)線構(gòu)成的M個(gè)內(nèi)部數(shù)據(jù)總線是為把數(shù)據(jù)寫入所述堆疊式DRAM存儲(chǔ)器管芯的存儲(chǔ)單元和從所述存儲(chǔ)單元讀出數(shù)據(jù)而設(shè)置的；(f)其中在堆疊式DRAM存儲(chǔ)器管芯的下面設(shè)置再驅(qū)動(dòng)裝置，其中所述再驅(qū)動(dòng)裝置包括(f1)為驅(qū)動(dòng)施加在所述DRAM存儲(chǔ)器芯片的地址焊盤上的外部地址信號(hào)而設(shè)置的用于所有內(nèi)部地址線的緩沖區(qū)；和(f2)多路器/多路分離器，它把選定的DRAM存儲(chǔ)器管芯的內(nèi)部數(shù)據(jù)線切換到所述DRAM存儲(chǔ)器芯片的數(shù)據(jù)焊盤。
在推薦的實(shí)施例中，雙列存儲(chǔ)器模塊包括命令和地址緩沖區(qū)芯片，用于緩沖從主印刷電路板接收的命令和地址信號(hào)。
在按照本發(fā)明的雙列存儲(chǔ)器模塊的推薦的實(shí)施例中，所述命令和地址緩沖區(qū)通過命令和地址總線連接到安裝在所述雙列存儲(chǔ)器模塊的印刷電路板上的全部堆疊式DRAM存儲(chǔ)器芯片上。


圖1表示按照上述先有技術(shù)的雙列存儲(chǔ)器模塊(DIMM)。
圖2是如圖1所示的按照先有技術(shù)的所述雙列存儲(chǔ)器模塊的截面圖。
圖3表示按照先有技術(shù)的堆疊式DRAM芯片的截面。
圖4表示按照本發(fā)明的堆疊式DRAM芯片的推薦實(shí)施例的截面圖。
圖5表示按照本發(fā)明的包括堆疊式DRAM芯片的雙列存儲(chǔ)器模塊的頂視圖。
具體實(shí)施例方式
參見圖4，它表示安裝在雙列存儲(chǔ)器模塊3的印刷電路板(PCB)2上的堆疊式DRAM存儲(chǔ)器芯片1的截面。在所示實(shí)施例中，圖4所示的堆疊式DRAM芯片1包括四個(gè)堆疊式DRAM存儲(chǔ)器管芯4-0、4-1、4-2、4-3。每一個(gè)存儲(chǔ)器管芯4-i都可以通過相應(yīng)的存儲(chǔ)器隊(duì)列信號(hào)r-i選擇。DRAM存儲(chǔ)器管芯4-i包括存儲(chǔ)單元陣列，可以通過地址線對(duì)所述存儲(chǔ)單元陣列選址。公用內(nèi)部地址總線5包括預(yù)定數(shù)目的內(nèi)部地址線5-i，用于尋址存儲(chǔ)器管芯4-i的存儲(chǔ)器單元。作為例子，圖4示出通過地址線5-i連接到所有存儲(chǔ)器管芯4-i的地址焊盤A0。內(nèi)部地址總線的所有地址線都并聯(lián)到堆疊式DRAM芯片1的所有4個(gè)DRAM存儲(chǔ)器管芯。如圖4所示，存儲(chǔ)器管芯4-i由通過內(nèi)部時(shí)鐘線6施加在全部存儲(chǔ)器管芯的時(shí)鐘信號(hào)CLK計(jì)時(shí)。每一個(gè)存儲(chǔ)器管芯4-i都通過相應(yīng)的內(nèi)部數(shù)據(jù)總線7-i連接到DQ多路器/多路分離器8A。每一個(gè)內(nèi)部數(shù)據(jù)總線7-i都包括預(yù)定數(shù)目的數(shù)據(jù)線，用于把相應(yīng)的存儲(chǔ)器管芯4-i連接到DQ多路器/多路分離器8A。每一個(gè)DQ數(shù)據(jù)總線7-i包括4至16條位線。所述內(nèi)部數(shù)據(jù)總線DQ總線7-i是為了把數(shù)據(jù)寫入堆疊式DRAM存儲(chǔ)器管芯4-i的存儲(chǔ)單元和從存儲(chǔ)單元讀出數(shù)據(jù)而設(shè)置的。
圖4中所示的按照本發(fā)明的堆疊式DRAM芯片1包括在堆疊式DRAM存儲(chǔ)器管芯4-i下面的再驅(qū)動(dòng)裝置8。再驅(qū)動(dòng)裝置8包括DQ多路器/多路分離器裝置8A和緩沖區(qū)8B，用于為驅(qū)動(dòng)施加在DRAM存儲(chǔ)器芯片1的地址焊盤9-i的外部地址信號(hào)設(shè)置的全部?jī)?nèi)部地址線5-i。在所述推薦實(shí)施例中，如圖4所示，再驅(qū)動(dòng)裝置8還包括緩沖區(qū)8C，用于驅(qū)動(dòng)借助于時(shí)鐘信號(hào)焊盤施加在DRAM芯片1上的時(shí)鐘信號(hào)CLK。在全部實(shí)施例中，再驅(qū)動(dòng)裝置8都包括多路器/多路分離器8A，它把選定的DRAM存儲(chǔ)器管芯的內(nèi)部數(shù)據(jù)線或數(shù)據(jù)總線7-i切換到DRAM存儲(chǔ)器芯片1的數(shù)據(jù)焊盤11。焊盤9、10、11是通過焊球或引腳形成的。在推薦的實(shí)施例中，每個(gè)DRAM芯片1的DQ線的數(shù)目q或者是4或者是8。
在推薦實(shí)施例中，如圖4所示，再驅(qū)動(dòng)裝置8還包括存儲(chǔ)器隊(duì)列解碼器8D，用于響應(yīng)施加在DRAM存儲(chǔ)器芯片1的控制焊盤12-0、12-1上的外部選擇信號(hào)Si，產(chǎn)生內(nèi)部存儲(chǔ)器隊(duì)列選擇信號(hào)r-i。在所示的實(shí)施例中，存儲(chǔ)器隊(duì)列解碼器8D接收兩個(gè)外部選擇信號(hào)S0、S1并對(duì)它們進(jìn)行解碼，以便產(chǎn)生四個(gè)存儲(chǔ)器隊(duì)列信號(hào)ri，它們通過控制線13-i施加在存儲(chǔ)器管芯4-i上。
在圖4的推薦實(shí)施例中，存儲(chǔ)器隊(duì)列解碼器8D集成在堆疊式DRAM1的再驅(qū)動(dòng)裝置8內(nèi)。在替代的實(shí)施例中，解碼器8D集成在雙列存儲(chǔ)器模塊3的中央命令和地址緩沖區(qū)。存儲(chǔ)器隊(duì)列解碼器8D集成在再驅(qū)動(dòng)裝置8內(nèi)的優(yōu)點(diǎn)是，雙列存儲(chǔ)器模塊3上的選擇信號(hào)和選擇線的數(shù)量可以減到最少。在圖4的推薦實(shí)施例中，存儲(chǔ)器隊(duì)列解碼器8D通過內(nèi)部控制線14控制DQ多路器/多路分離器8A。在推薦的實(shí)施例中，多路器/多路分離器8A包括緩沖區(qū)，用于驅(qū)動(dòng)通過切換數(shù)據(jù)線發(fā)送的數(shù)據(jù)信號(hào)。多路器/多路分離器8A響應(yīng)寫允許(WE)控制信號(hào)而從多路切換方式(讀方式)切換到多路分離方式(寫方式)。
DRAM存儲(chǔ)器管芯4-i的堆疊和再驅(qū)動(dòng)裝置8集成在DRAM存儲(chǔ)器芯片1內(nèi)。為了增大每個(gè)雙列存儲(chǔ)器模塊3的存儲(chǔ)密度，所述各存儲(chǔ)器管芯集成在FBGA(細(xì)間距網(wǎng)格焊球陣列)內(nèi)。在堆疊式DRAM芯片1內(nèi)設(shè)置再驅(qū)動(dòng)裝置8(它可以集成在FBGA封裝中)允許增大存儲(chǔ)器管芯4-i的數(shù)量，而不增大命令和地址緩沖區(qū)15的負(fù)載，而更重要的是不增大主板上的處理器的負(fù)載。這允許用于操作雙列存儲(chǔ)器模塊3的高得多的工作頻率。在推薦實(shí)施例中，如圖所示，再驅(qū)動(dòng)裝置8設(shè)置在堆疊式DRAM芯片1的底側(cè)所述存儲(chǔ)器管芯堆疊的下面。
圖5表示雙列存儲(chǔ)器模塊3，它包括預(yù)定的數(shù)目N的如圖4所示的堆疊式DRAM芯片1。DRAMs的數(shù)目N一般為9或18，取決于存儲(chǔ)器隊(duì)列的數(shù)目M。每一個(gè)堆疊式DRAM芯片1都包括M個(gè)堆疊式DRAM存儲(chǔ)器管芯。堆疊式DRAM存儲(chǔ)器管芯的數(shù)目M可以是1、2、4、8、16...個(gè)DRAM存儲(chǔ)器管芯。雙列存儲(chǔ)器模塊3還包括至少一個(gè)中央命令和地址緩沖區(qū)15，它位于雙列存儲(chǔ)器模塊3的印刷電路板2的中間。命令和地址緩沖區(qū)15通過命令和地址總線16連接到雙列存儲(chǔ)器模塊3上的全部DRAM存儲(chǔ)器芯片1。命令和地址緩沖區(qū)15通過命令和地址線17從主印刷電路板接收命令和地址信號(hào)，并通過命令和地址總線16驅(qū)動(dòng)器它們到全部DRAM芯片1。命令和地址緩沖區(qū)15還通過選擇控制總線18接收選擇信號(hào)，并通過選擇信號(hào)總線19驅(qū)動(dòng)器它們到全部DRAM芯片1。通過選擇總線19施加在DRAM芯片1的選擇信號(hào)，選擇DRAM芯片和DRAM芯片1內(nèi)的存儲(chǔ)器管芯4-i。
若本機(jī)的存儲(chǔ)器隊(duì)列解碼器8D集成在每一個(gè)堆疊式DRAM存儲(chǔ)器芯片1的再驅(qū)動(dòng)裝置8內(nèi)，則選擇信號(hào)總線19的總線寬度S由下式給出2s＝N+M其中N是雙列存儲(chǔ)器模塊3上DRAM芯片的數(shù)量，而M是每一個(gè)DRAM芯片1內(nèi)堆疊式存儲(chǔ)器管芯或隊(duì)列的數(shù)量。
在其中存儲(chǔ)器隊(duì)列解碼器8D集成在命令和地址緩沖區(qū)15中而不在DRAM芯片1內(nèi)的實(shí)施例中，選擇控制總線19的總線寬度S由下式給出S＝1dN+M在這兩個(gè)實(shí)施例中，把用于通過選擇線18將雙列存儲(chǔ)器模塊3連接到母板的焊盤數(shù)量減到最少。
按照本發(fā)明的雙列存儲(chǔ)器模塊3，如圖5所示，還包括至少一個(gè)焊盤20，后者通過時(shí)鐘線21連接到時(shí)鐘信號(hào)緩沖區(qū)22。從母板接收的外部時(shí)鐘信號(hào)是通過時(shí)鐘信號(hào)緩沖區(qū)21緩沖的，并通過內(nèi)部時(shí)鐘線23施加在全部DRAM存儲(chǔ)器芯片1。每一個(gè)DRAM芯片1都包括再驅(qū)動(dòng)裝置8，后者帶有緩沖區(qū)8C，用于緩沖所接收的內(nèi)部時(shí)鐘信號(hào)。
采用按照本發(fā)明的堆疊式DRAM存儲(chǔ)器芯片1，可以以非常高的存儲(chǔ)密度達(dá)到多隊(duì)列雙列存儲(chǔ)器模塊3，而不增大母板上處理器的負(fù)載。因此，包括按照本發(fā)明的堆疊式DRAM存儲(chǔ)器芯片1的雙列存儲(chǔ)器模塊3允許較高的處理器工作頻率。存儲(chǔ)器管芯的堆疊提供單位板面積空前的存儲(chǔ)密度，并同時(shí)提供所得雙列存儲(chǔ)器部件的優(yōu)異的電氣特性。按照本發(fā)明的雙列存儲(chǔ)器模塊3與用于現(xiàn)有的雙列存儲(chǔ)器的插槽充分兼容。因?yàn)橥瑯拥幕ミB技術(shù)用于堆疊式存儲(chǔ)器管芯4-1上，所以這些管芯具有類似的電氣參數(shù)。在推薦的實(shí)施例中，DRAM存儲(chǔ)器芯片1按照芯片技術(shù)集成在BOC板的細(xì)間距網(wǎng)格焊球陣列封裝(FPBC)。
權(quán)利要求
1.一種用于雙列存儲(chǔ)器模塊(DIMM)的堆疊式DRAM存儲(chǔ)器芯片，所述堆疊式DRAM存儲(chǔ)器芯片具有(a)預(yù)定數(shù)目(M)的堆疊式DRAM存儲(chǔ)器管芯；(b)其中每一個(gè)DRAM存儲(chǔ)器管芯都可以通過相應(yīng)的存儲(chǔ)器隊(duì)列信號(hào)(r)選擇；(c)其中每一個(gè)DRAM存儲(chǔ)器管芯都包括存儲(chǔ)單元陣列；(d)其中由地址線構(gòu)成的公用的內(nèi)部地址總線是為尋址存儲(chǔ)單元而設(shè)置的并連接到所有M個(gè)堆疊式DRAM存儲(chǔ)器管芯；(e)其中由內(nèi)部數(shù)據(jù)線構(gòu)成的M個(gè)內(nèi)部數(shù)據(jù)總線是為把數(shù)據(jù)寫入所述堆疊式DRAM存儲(chǔ)器管芯的存儲(chǔ)單元和從所述存儲(chǔ)單元讀出數(shù)據(jù)而設(shè)置的；其中(f)設(shè)置集成再驅(qū)動(dòng)裝置，所述集成再驅(qū)動(dòng)裝置包括(f1)為驅(qū)動(dòng)施加在所述DRAM存儲(chǔ)器芯片的地址焊盤的外部地址信號(hào)而設(shè)置的用于所有內(nèi)部地址線的緩沖區(qū)；以及(f2)多路器/多路分離器，它把選定的DRAM存儲(chǔ)器管芯的內(nèi)部數(shù)據(jù)線切換到所述DRAM存儲(chǔ)器芯片的數(shù)據(jù)焊盤。
2.如權(quán)利要求1所述的堆疊式DRAM存儲(chǔ)器芯片，其中所述再驅(qū)動(dòng)裝置還包括存儲(chǔ)器隊(duì)列解碼器，用于響應(yīng)施加在所述DRAM存儲(chǔ)器芯片的控制焊盤的外部選擇信號(hào)而產(chǎn)生所述內(nèi)部存儲(chǔ)器隊(duì)列信號(hào)。
3.如權(quán)利要求2所述的堆疊式DRAM存儲(chǔ)器芯片，其中所述存儲(chǔ)器隊(duì)列解碼器控制所述多路器/多路分離器。
4.如權(quán)利要求1所述的堆疊式DRAM存儲(chǔ)器芯片，其中所述多路器/多路分離器響應(yīng)寫允許控制信號(hào)而在多路切換方式和多路分離方式之間切換。
5.如權(quán)利要求1所述的堆疊式DRAM存儲(chǔ)器芯片，其中所述多路器/多路分離器包括緩沖區(qū)，用于驅(qū)動(dòng)通過所述切換的數(shù)據(jù)線發(fā)送的數(shù)據(jù)信號(hào)。
6.如權(quán)利要求1所述的堆疊式DRAM存儲(chǔ)器芯片，其中全部DRAM存儲(chǔ)器管芯利用公用的內(nèi)部時(shí)鐘信號(hào)計(jì)時(shí)。
7.如權(quán)利要求6所述的堆疊式DRAM存儲(chǔ)器芯片，其中所述再驅(qū)動(dòng)裝置還包括緩沖區(qū)，用于驅(qū)動(dòng)施加在所述DRAM存儲(chǔ)器芯片的時(shí)鐘焊盤上的外部時(shí)鐘信號(hào)，以便產(chǎn)生所述內(nèi)部時(shí)鐘信號(hào)。
8.如權(quán)利要求1所述的堆疊式DRAM存儲(chǔ)器芯片，其中所述堆疊式DRAM存儲(chǔ)器管芯和所述再驅(qū)動(dòng)裝置集成在DRAM存儲(chǔ)器芯片內(nèi)。
9.如權(quán)利要求1所述的堆疊式DRAM存儲(chǔ)器芯片，其中通過所述DRAM存儲(chǔ)器芯片的電源焊盤向所述再驅(qū)動(dòng)裝置供電。
10.一種包括多個(gè)堆疊式DRAM存儲(chǔ)器芯片的雙列存儲(chǔ)器模塊(DIMM)，其中每一個(gè)堆疊式DRAM存儲(chǔ)器芯片具有(a)預(yù)定數(shù)目(M)的堆疊式DRAM存儲(chǔ)器管芯；(b)其中每一個(gè)DRAM存儲(chǔ)器管芯都可以通過相應(yīng)的存儲(chǔ)器隊(duì)列信號(hào)(r)選擇；(c)其中每一個(gè)DRAM存儲(chǔ)器管芯都包括存儲(chǔ)單元陣列；(d)其中由地址線構(gòu)成的公用的內(nèi)部地址總線是為尋址存儲(chǔ)單元而設(shè)置的并連接到所有M個(gè)堆疊式DRAM存儲(chǔ)器管芯；(e)其中由內(nèi)部數(shù)據(jù)線構(gòu)成的M個(gè)內(nèi)部數(shù)據(jù)總線是為把數(shù)據(jù)寫入所述堆疊式DRAM存儲(chǔ)器管芯的存儲(chǔ)單元和從所述存儲(chǔ)單元讀出數(shù)據(jù)而設(shè)置的；(f)其中設(shè)置集成再驅(qū)動(dòng)裝置，所述集成再驅(qū)動(dòng)裝置包括(f1)為驅(qū)動(dòng)施加在所述DRAM存儲(chǔ)器芯片的地址焊盤的外部地址信號(hào)而設(shè)置的用于所有內(nèi)部地址線的緩沖區(qū)；以及(f2)多路器/多路分離器，它把選定的DRAM存儲(chǔ)器管芯的內(nèi)部數(shù)據(jù)線切換到所述DRAM存儲(chǔ)器芯片的數(shù)據(jù)焊盤。
11.如權(quán)利要求10所述的雙列存儲(chǔ)器模塊(DIMM)，其中所述雙列存儲(chǔ)器模塊還包括命令和地址緩沖區(qū)芯片，用于緩沖從主印刷電路板接收的命令和地址信號(hào)。
12.如權(quán)利要求11所述的雙列存儲(chǔ)器模塊，其中所述命令和地址緩沖區(qū)通過命令和地址總線連接到安裝在所述雙列存儲(chǔ)器模塊的印刷電路板上的全部堆疊式DRAM存儲(chǔ)器芯片。
全文摘要
雙列存儲(chǔ)器模塊(DIMM)的DRAM存儲(chǔ)器芯片具有(a)預(yù)定數(shù)目(M)的堆疊式DRAM存儲(chǔ)器管芯；(b)每個(gè)DRAM存儲(chǔ)器管芯可通過相應(yīng)的存儲(chǔ)器隊(duì)列信號(hào)(r)選擇；(c)每個(gè)DRAM存儲(chǔ)器管芯包括存儲(chǔ)單元陣列；(d)由地址線構(gòu)成的公用內(nèi)部地址總線是為尋址存儲(chǔ)單元設(shè)置的并連接到全部M個(gè)堆疊式DRAM存儲(chǔ)器管芯；(e)由內(nèi)部數(shù)據(jù)線構(gòu)成的M個(gè)內(nèi)部數(shù)據(jù)總線是為把數(shù)據(jù)寫入堆疊式存儲(chǔ)器管芯的存儲(chǔ)單元和從其中讀出數(shù)據(jù)而設(shè)置的；(f)設(shè)置集成再驅(qū)動(dòng)裝置，它包括(f1)為驅(qū)動(dòng)施加在DRAM存儲(chǔ)器芯片的地址焊盤的外部地址信號(hào)而設(shè)置的用于所有內(nèi)部地址線的緩沖區(qū)；和(f2)多路器/多路分離器，它把選定的DRAM存儲(chǔ)器管芯的內(nèi)部數(shù)據(jù)線切換到DRAM存儲(chǔ)器芯片的數(shù)據(jù)焊盤。
文檔編號(hào)H01L21/8242GK1832165SQ200510137059
公開日2006年9月13日 申請(qǐng)日期2005年12月12日 優(yōu)先權(quán)日2004年12月10日
發(fā)明者S·拉古拉姆 申請(qǐng)人:因芬尼昂技術(shù)股份公司