專利名稱：一種芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊及其測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種測(cè)試模塊及其測(cè)試方法，尤其是一種用于集成電路設(shè)計(jì)及集成電路測(cè)試中的芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊及其測(cè)試方法。
背景技術(shù)：
目前，內(nèi)嵌式電可擦除存儲(chǔ)器(Embedded Electrical ErasableProgrammable ROM，Embedded EEPROM)作為非揮發(fā)性存儲(chǔ)器(Non-volatileMemory，NVM)的一類被廣泛應(yīng)用在許多智能卡類等的需存儲(chǔ)器的ASIC產(chǎn)品中，其特點(diǎn)為數(shù)據(jù)可更新及不須外部的電源便可長(zhǎng)期保存。隨著專用集成電路(Application Specific Integrated Circuit，ASIC)對(duì)EEPROM容量的不斷增加，芯片的測(cè)試成本也在不斷增長(zhǎng)，特別是在利用串行手段作為與外部系統(tǒng)進(jìn)行通訊的ASIC測(cè)試成本中，對(duì)EEPROM的測(cè)試成本的比重日益提高。
以往，對(duì)內(nèi)嵌式EEPROM的測(cè)試方式為通過(guò)ASIC與外部的輸入端口，利用自動(dòng)測(cè)試設(shè)備(Automation Test Equipment，ATE)將預(yù)先準(zhǔn)備好的測(cè)試向量，施加到被測(cè)EEPROM模塊上，再將其響應(yīng)向量通過(guò)ASIC的輸出端口，交由ATE設(shè)備與期待值相比較來(lái)判斷被測(cè)模塊的好壞。
由于ASIC測(cè)試所需大量的測(cè)試激勵(lì)和響應(yīng)向量是通過(guò)ASIC的I/O端口，由ATE設(shè)備在ASIC外部來(lái)判斷的，其測(cè)試性能受到了諸如測(cè)試設(shè)備(ATE)、被測(cè)ASIC的接口方式、I/O端口的性能等方面的制約，致使含EEPROM的ASIC的測(cè)試成本相對(duì)過(guò)高。

發(fā)明內(nèi)容
如何提供一種能完善的測(cè)試向量并保證測(cè)試品質(zhì)的測(cè)試模塊及其測(cè)試方法，其可以降低測(cè)試成本保證產(chǎn)品有足夠的價(jià)格競(jìng)爭(zhēng)力是本發(fā)明的一發(fā)明目的。
另外，如何解決含內(nèi)嵌式EEPROM模塊的集成電路測(cè)試時(shí)間過(guò)長(zhǎng)，測(cè)試成本過(guò)大，縮短測(cè)試周期，提供一種利用上述測(cè)試模塊而使用的測(cè)試方法，是本發(fā)明的另一發(fā)明目的。
本發(fā)明的上述目的是通過(guò)下述技術(shù)方案實(shí)現(xiàn)的提供了一種芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊，該測(cè)試模塊是利用內(nèi)嵌式測(cè)試向量發(fā)生及響應(yīng)比較方法，對(duì)含內(nèi)嵌式模塊的專用集成電路進(jìn)行高效率測(cè)試。該測(cè)試模塊是由一芯片內(nèi)建測(cè)試(BIST)模塊和一端與該模塊相連接的輸入/輸出端口2，另一端連接被測(cè)內(nèi)嵌式EEPROM模塊，在內(nèi)嵌式EEPROM模塊端口分別連接有輸入、輸出的外圍電路3、4，BIST模塊1與被測(cè)EEPROM模塊5間連接有一塊MUX模塊6。
本發(fā)明的一種芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊的第一優(yōu)選方案為所述MUX模塊6可是一多通道“二選一”模塊。
本發(fā)明的一種芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊的第二優(yōu)選方案為所述內(nèi)嵌式模塊為內(nèi)嵌式不揮發(fā)性存儲(chǔ)器模塊。
本發(fā)明還提供了一種芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊的測(cè)試方法，其是通過(guò)芯片內(nèi)建測(cè)試模塊，為被測(cè)EEPROM模塊提供測(cè)試激勵(lì)向量，并將被測(cè)EEPROM模塊的響應(yīng)向量與期待向量比較，向外部提供一組判斷信號(hào)，其向量的產(chǎn)生、施加、響應(yīng)判斷完成于集成電路系統(tǒng)內(nèi)。
本發(fā)明的一種芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊的測(cè)試方法的第一優(yōu)選方案為所述的測(cè)試激勵(lì)向量為EEPROM全存儲(chǔ)單元的擦除、全存儲(chǔ)單元的寫(xiě)“1”、全存儲(chǔ)單元的棋盤格式寫(xiě)入模式、地址譯碼器的驗(yàn)證模式，以及對(duì)全存儲(chǔ)單元的讀操作模式。
本發(fā)明的一種芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊的測(cè)試方法的第二優(yōu)選方案為所述的響應(yīng)向量是EEPROM模塊在BIST模塊所產(chǎn)生的對(duì)其激勵(lì)的向量的作用下，EEPROM模塊的輸出向量本發(fā)明的一種芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊的測(cè)試方法的第三優(yōu)選方案為所述的測(cè)試激勵(lì)向量為EEPROM全存儲(chǔ)單元的擦除、全存儲(chǔ)單元的寫(xiě)“1”、全存儲(chǔ)單元的棋盤格式寫(xiě)入模式、地址譯碼器的驗(yàn)證模式，以及對(duì)全存儲(chǔ)單元的讀操作模式。并且所述的讀操作模式測(cè)試流程包括，采用全芯片擦寫(xiě)模式(“OOH”)及其校驗(yàn)、全芯片“FFH”寫(xiě)入及其校驗(yàn)、全芯片棋盤陣列模式寫(xiě)入及其校驗(yàn)；包括用于地址解碼器驗(yàn)證的物理存儲(chǔ)單元對(duì)角線的寫(xiě)“FFH”及校驗(yàn)；以及包括使用外部高壓供給和內(nèi)部高壓產(chǎn)生模式的擦寫(xiě)電平的供給模式。
本發(fā)明人為了達(dá)到上述發(fā)明目的，所采用的技術(shù)方案是提供了一種能高速、簡(jiǎn)潔的含內(nèi)嵌式EEPROM模塊ASIC測(cè)試的設(shè)計(jì)方案，其包括通過(guò)設(shè)計(jì)一種芯片內(nèi)建測(cè)試(Built-in Self Test，BIST)模塊，為被測(cè)EEPROM模塊提供測(cè)試激勵(lì)向量，并將被測(cè)EEPROM模塊響應(yīng)向量與期待向量比較，向外部提供一組判斷信號(hào)，來(lái)鑒別被測(cè)EEPROM模塊的良否(參見(jiàn)附圖1)。所述“測(cè)試激勵(lì)向量”為EEPROM全存儲(chǔ)單元的擦除，全存儲(chǔ)單元的寫(xiě)“1”，全存儲(chǔ)單元的棋盤格子(checker55AAH及AA55H)寫(xiě)入模式，地址譯碼器的驗(yàn)證模式，以及對(duì)全存儲(chǔ)單元的讀操作模式(參見(jiàn)附圖2，本例圖是以被測(cè)模塊為64*64的4k byte EEPROM的模塊來(lái)說(shuō)明。其他矩陣形式構(gòu)成的模塊可類推。)；所述“響應(yīng)向量”的期待值為BIST模塊所產(chǎn)生的EEPROM模塊的正常響應(yīng)向量。
本發(fā)明人還提供了測(cè)試方案，包括1.芯片進(jìn)入自測(cè)模式時(shí)，可利用較高的動(dòng)作時(shí)鐘進(jìn)行測(cè)試。提高測(cè)試效率，即在較短的時(shí)間內(nèi)完成對(duì)內(nèi)嵌EEPROM內(nèi)核的測(cè)試。
2.完成測(cè)試后，及時(shí)在系統(tǒng)上反饋出測(cè)試結(jié)果。
與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益效果利用本發(fā)明的芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊可以節(jié)約測(cè)試時(shí)間、降低測(cè)試成本，特別是對(duì)地址及數(shù)據(jù)利用串行通訊方式而設(shè)計(jì)的集成電路(如智能IC卡類的銀行卡、交通卡、社?？?、身份證；無(wú)線通訊用SIM卡，UIM卡等)由于測(cè)試向量的產(chǎn)生及比較都是在芯片內(nèi)部完成的，再加上簡(jiǎn)潔的算法，通過(guò)較高速的內(nèi)部時(shí)鐘控制，根據(jù)測(cè)試對(duì)象(如，EEPROM內(nèi)核的容量)不同，測(cè)試時(shí)間可以得到明顯的縮短。如含64KByte EEPROM內(nèi)嵌式模塊的上述芯片可將測(cè)試時(shí)間降低到原先的1/3以內(nèi)。
由于測(cè)試過(guò)程(向量的產(chǎn)生、施加、響應(yīng)的判斷等)主要是在ASIC內(nèi)部完成的，測(cè)試速率可以在一個(gè)較高的頻率下進(jìn)行，大大降低了諸如ATE、被測(cè)ASIC的接口方式、I/O端口性能的不佳等因素帶來(lái)的對(duì)測(cè)試效率的影響，提高了測(cè)試效率。


圖1是內(nèi)含本發(fā)明的模塊及內(nèi)嵌式EEPROM模塊的專用集成電路(ASIC)示意圖；圖2是BIST模式時(shí)的測(cè)試流程圖；其中，1為BIST模塊(BIST Macro)；2為外圍電路(User Logic)(BIST I/O)；3為外圍電路(User Logic)(EEPROM模塊輸入(EEPROM Macro Inputs))；4為外圍電路(User Logic)(EEPROM模塊輸出(EEPROM MacroOutputs))；5為內(nèi)嵌式EEPROM模塊(EEPROM Macro)(DUT)；6為MUX模塊。
具體實(shí)施例方式
下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步描述。
以一個(gè)含EEPROM模塊邏輯電路為例，說(shuō)明其利用本方法的實(shí)現(xiàn)過(guò)程及測(cè)試過(guò)程。(本方案的實(shí)現(xiàn)方式不僅限于此)(1)充分了解所需測(cè)試對(duì)象(EEPROM硬核)，所提供的輸入和輸出端口的類型和可控的功能。通常IP供應(yīng)商所提供的EEPROM硬核，包含了諸如全芯片的擦寫(xiě)、單字節(jié)的擦寫(xiě)讀、奇偶行的擦寫(xiě)機(jī)能。外部高壓、內(nèi)部高壓(擦寫(xiě)EEPROM存儲(chǔ)單元需要的相對(duì)模塊正常工作的電源電壓)的使用環(huán)境和條件等。特別是，各個(gè)功能對(duì)時(shí)序的要求。
(2)BIST模塊的生成可利用HDL(Hardware Description Language，如VHDL、Verilog等)硬件描述語(yǔ)言工具，構(gòu)成一個(gè)獨(dú)立的子模塊，包含，包括附圖2內(nèi)容的測(cè)試模式(附圖2中，64為4k bytes EEPROM模塊內(nèi)的存儲(chǔ)單元的矩陣構(gòu)成形式64*64，本例圖是以被測(cè)模塊為64*64的4k byteEEPROM的模塊來(lái)說(shuō)明，其他矩陣形式構(gòu)成的模塊可類推)。即其測(cè)試內(nèi)容包含全芯片擦寫(xiě)模式、全芯片“00H”校驗(yàn)、全芯片“FFH”寫(xiě)入模式、全芯片“FFH”校驗(yàn)、全芯片棋盤陣列模式寫(xiě)入模式、全芯片棋盤陣列模式校驗(yàn)、使用外部高壓模式。其中相應(yīng)測(cè)試項(xiàng)目的順序并非固定。
(3)與先前已完成的用戶邏輯部(如，SIM卡的基本電路)及BIST模塊進(jìn)行編譯(可獨(dú)立或混合編譯)、驗(yàn)證仿真等操作，來(lái)完成邏輯電路的前端設(shè)計(jì)。
(4)后端設(shè)計(jì)為完成步驟(3)后，利用邏輯單元的物理綜合庫(kù)和相應(yīng)的自動(dòng)布局布線工具(如，SE等)，將用戶邏輯和本BIST模塊實(shí)現(xiàn)物理布局。
(5)將步驟(4)后的版圖與IP供應(yīng)商提供的EEPROM物理模塊，合并在一起，形成一個(gè)完整的含對(duì)EEPROM模塊自測(cè)功能的應(yīng)用產(chǎn)品。
(6)對(duì)制造出來(lái)的產(chǎn)品(芯片)，可利用邏輯測(cè)試儀(ATE)或芯片使用環(huán)境等，設(shè)置相應(yīng)的激勵(lì)條件讓BIST模塊去診斷芯片內(nèi)EEPROM模塊，并通過(guò)設(shè)置的輸出端口來(lái)判斷其性能。
權(quán)利要求
1.一種芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊，其特征在于所述測(cè)試模塊是由一芯片內(nèi)建測(cè)試(BIST)模塊和一端與該模塊相連接的輸入/輸出端口(2)，另一端連接被測(cè)內(nèi)嵌式EEPROM模塊，在內(nèi)嵌式EEPROM模塊端口分別連接有輸入、輸出的外圍電路(3)、(4)，BIST模塊(1)與被測(cè)EEPROM模塊(5)間連接有一塊MUX模塊(6)。
2.如權(quán)利要求1中所述的一種芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊，其特征在于所述MUX模塊(6)可是一多通道“二選一”模塊。
3.如權(quán)利要求1所述的一種芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊，其特征在于所述內(nèi)嵌式模塊為內(nèi)嵌式不揮發(fā)性存儲(chǔ)器模塊。
4.一種芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊的測(cè)試方法，其特征在于是通過(guò)芯片內(nèi)建測(cè)試模塊，為被測(cè)EEPROM模塊提供測(cè)試激勵(lì)向量，并將被測(cè)EEPROM模塊的響應(yīng)向量與期待向量比較，向外部提供一組判斷信號(hào)，其向量的產(chǎn)生、施加、響應(yīng)判斷完成于集成電路系統(tǒng)內(nèi)。
5.如權(quán)利要求4中所述的一種芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊的測(cè)試方法，其特征在于所述的測(cè)試激勵(lì)向量為EEPROM全存儲(chǔ)單元的擦除、全存儲(chǔ)單元的寫(xiě)“1”、全存儲(chǔ)單元的棋盤格式寫(xiě)入模式、地址譯碼器的驗(yàn)證模式，以及對(duì)全存儲(chǔ)單元的讀操作模式。
6.如權(quán)利要求4中所述的一種芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊的測(cè)試方法，其特征在于所述的響應(yīng)向量是EEPROM模塊在BIST模塊所產(chǎn)生的對(duì)其激勵(lì)的向量的作用下，EEPROM模塊的輸出向量。
7.如權(quán)利要求5中所述的一種芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊的測(cè)試方法，其特征在于所述的讀操作模式測(cè)試流程包括，采用全芯片擦寫(xiě)模式(“OOH”)及其校驗(yàn)、全芯片“FFH”寫(xiě)入及其校驗(yàn)、全芯片棋盤陣列模式寫(xiě)入及其校驗(yàn)；包括用于地址解碼器驗(yàn)證的物理存儲(chǔ)單元對(duì)角線的寫(xiě)“FFH”及校驗(yàn)；以及包括使用外部高壓供給和內(nèi)部高壓產(chǎn)生模式的擦寫(xiě)電平的供給模式。
全文摘要
本發(fā)明公開(kāi)了一種芯片內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊，旨在提供一種內(nèi)嵌式的用于集成電路設(shè)計(jì)及集成電路測(cè)試中的內(nèi)建電可擦除存儲(chǔ)器的測(cè)試模塊。其中芯片內(nèi)建電測(cè)試模塊為被測(cè)EEPROM模塊提供測(cè)試激勵(lì)向量，并將測(cè)得的模塊響應(yīng)向量與期待向量比較，向外部提供判斷信號(hào)。其測(cè)試過(guò)程是ASIC內(nèi)部完成。因此，可提供完善的測(cè)試向量并保證測(cè)試品質(zhì)，又降低測(cè)試成本保證產(chǎn)品有足夠的價(jià)格競(jìng)爭(zhēng)力。另外，還可以解決含內(nèi)嵌式EEPROM模塊的集成電路測(cè)試時(shí)間過(guò)長(zhǎng)，測(cè)試成本過(guò)大的問(wèn)題。
文檔編號(hào)G11C16/00GK1627516SQ200310109228
公開(kāi)日2005年6月15日 申請(qǐng)日期2003年12月10日 優(yōu)先權(quán)日2003年12月10日
發(fā)明者桑浚之 申請(qǐng)人:上海華虹Nec電子有限公司