專利名稱：具有單數(shù)個腳位的存儲器芯片的制作方法
技術(shù)領(lǐng)域：
本新型相關(guān)于芯片，尤指一種具有單數(shù)腳位的存儲器芯片。
背景技術(shù)：
大部分的電子裝置都包含有存儲器芯片。為了降低成本，存儲器芯片的制造商通常都會從一些標準的雙數(shù)腳位(pin)芯片封裝(chip package)規(guī)格中選擇適當?shù)膩硎褂?，例如標準?腳位芯片封裝規(guī)格、16腳位芯片封裝規(guī)格、或32腳位芯片封裝規(guī)格。為了避免使用非標準規(guī)格的芯片封裝而導(dǎo)致封裝成本增加，存儲器芯片的制造商通常不會允許腳位數(shù)目輕易地變化，也因此無法容許需使用額外腳位的新功能，即使這樣的新功能可以提升存儲器芯片的效能(performance)也是如此。
發(fā)明內(nèi)容有鑒于此，本實用新型提供一種具有單數(shù)個腳位的存儲器芯片。本實用新型的一實施例提供了一種具有單數(shù)個腳位的存儲器芯片，這單數(shù)個腳位中的一特定腳位設(shè)置于存儲器芯片下底面的中間，剩余的雙數(shù)個腳位以圍繞特定腳位的方式設(shè)置于存儲器芯片上。 本實用新型的另一實施例提供了一種具有單數(shù)個腳位的存儲器芯片，這單數(shù)個腳位以圍繞存儲器芯片的垂直中心軸的方式設(shè)置于存儲器芯片上。本實用新型提供的具有單數(shù)個腳位的存儲器芯片除了可以維持封裝成本不大幅提升，還可讓存儲器芯片具備額外的新功能。

圖1a-圖1c分別是本實用新型一實施例的存儲器芯片的上視圖、前視圖、及下視圖。圖2是圖1的存儲器芯片與一存儲器控制器芯片連接的示意圖。圖3a_圖3c是本實用新型另一實施例的存儲器芯片的上視圖、前視圖、及下視圖。圖4是圖3a-圖3c的存儲器芯片與一存儲器控制器芯片連接的示意圖。圖5 8為圖1a-圖1c或圖3a-圖3c的存儲器芯片在執(zhí)行讀取運作時，各腳位信號時序圖的例子。
具體實施方式
本實用新型提出了具有單數(shù)個腳位的存儲器芯片，其總腳位數(shù)量是2N+1，N為一正整數(shù)，其可延用腳位數(shù)量為2N的存儲器芯片的芯片封裝規(guī)格，此外，多出來的一個腳位可幫助存儲器芯片提供額外的功能，且封裝成本并不會因為多了一個腳位而大幅增加。為了說明上的方便，以下僅以具有9個腳位的串行式閃存(Serial Flash)芯片作為實施例。然而，其他應(yīng)用本實用新型概念的存儲器芯片亦可以是并行式閃存(ParallelFlash)芯片或其他類型的存儲器芯片、且其總腳位數(shù)可以等于9或是其他的單數(shù)，例如17或33。此外，應(yīng)用本實用新型概念的存儲器芯片內(nèi)可包含有存儲器晶圓(die)、用來固定存儲器晶粒的組件/材料、將晶粒中的特定節(jié)點連接至外部腳位的金/招線(wire)、及其他組成組件/材料。一般的8腳位串行式閃存儲器芯片的8個腳位可分別為一偏壓腳位VCC、一接地腳位GND、一頻率腳位SCK、一芯片選擇腳位SCS、及四個輸入/輸出腳位S10[0] S10[3]。這些腳位可連接至一存儲器控制器(memory controller)芯片的八個相對應(yīng)的腳位。簡單地說，透過VCC及GND這兩個腳位，存儲器芯片可得到運作所需的電能；以透過SCK腳位所接收到的同步頻率為基礎(chǔ)，存儲器芯片可同步地傳送/接收數(shù)據(jù)；以透過芯片選擇腳位SCS所接收到的控制信號為基礎(chǔ)，存儲器芯片可確定存儲器控制器芯片何時要透過S10[0] SIO [3]這些腳位來存取(access)存儲器芯片。然而，當存儲器芯片操作于較高的數(shù)據(jù)率或是雙倍的數(shù)據(jù)率(double data rate,DDR)時，SIO SIO [3]這些腳位上的信號可能不會與SCK腳位上的同步頻率同步，這可能會導(dǎo)致數(shù)據(jù)接收錯誤的情形發(fā)生。為了確保存儲器芯片可正常地操作于較高或雙倍的數(shù)據(jù)率，可以為存儲器控制器芯片及存儲器芯片皆多設(shè)置一個單向或雙向的鎖存腳位鎖存(Latch)，讓這兩個芯片可以視需求(例如視資料率的高低)，來決定是否使用此鎖存腳位額外提供一輔助同步頻率，以作為額外的同步基礎(chǔ)。舉例來說，在傳送指令比特、地址比特、及/或數(shù)據(jù)位給存儲器芯片時，存儲器控制器芯片可以透過鎖存腳位額外提供輔助同步頻率給存儲器芯片，確保存儲器芯片可以正確地接收這些信息；在回傳數(shù)據(jù)位給存儲器控制器芯片時，存儲器芯片可以透過鎖存腳位額外提供輔助同步頻率給存儲器控制器芯片，確保存儲器控制器芯片可以正確地接收這些信息。本實用新型的目的之一，就是要在〃盡量維持封裝成本不大幅增加〃的前提下，讓存儲器芯片可以多出一個腳位，以提供前述的鎖存功能或其他功能。圖1a-圖1c是本實用新型一實施例的存儲器芯片100的上視圖、前視圖、及下視圖，存儲器芯片100具有9個腳位，分別標注為I 9。圖中還繪示了存儲器芯片100的垂直中心軸，此軸在上視圖及下視圖中以加號(+)表示，在前視圖中則以虛線表示。腳位9設(shè)置于存儲器芯片100下底面的中間，腳位I 8則以圍繞(surixnmd)腳位9的方式設(shè)置于存儲器芯片100上。因此，腳位I 8可以位于存儲器芯片100下底面的邊緣，也可以位于存儲器芯片100的四個側(cè)面上。換句話說，雖然本實施例的腳位I 8位于存儲器芯片100下底面的兩個對面的邊，但腳位I 8亦可位于存儲器芯片100下底面的四個邊，每邊各兩個腳位，或是位于存儲器芯片100的兩個對面的側(cè)面，每面各四個腳位，或是位于存儲器芯片100的四個側(cè)面，每面各兩個腳位。圖2是存儲器芯片100與一存儲器控制器芯片200連接的示意圖。舉例來說，此存儲器控制器芯片200可以是一無線通信裝置中的一基頻(baseband)芯片，其可具有多數(shù)個腳位。圖2僅繪示了其中九個用來與存儲器芯片100相連接的腳位1〃 9〃。圖1a-圖1c所標注的9個腳位可以包含前述的VCC、GND、SCK、SCS、S10[0] S10[3]、及Latch這九個腳位。位于芯片100下底面中間的腳位9可以是其中的任一個；若腳位9是VCC腳位或GND腳位，芯片100內(nèi)部的布線(wiring)將會較為簡單。若腳位9是鎖存(Latch)腳 位，則存儲器芯片100將有機會可兼容于為一般8腳位存儲器芯片所設(shè)計的電路板，此電路板可提供8個連接位置給腳位I 8，腳位9則不須插在電路板上，此時，與鎖存腳位相關(guān)的功能將無法使用。存儲器芯片100與一般的8腳位存儲器芯片尺寸相同，并沒有因為多了一個腳位而改變芯片的尺寸，此外，一些8腳位芯片封裝本來就會在芯片下底面的中間預(yù)留一個額外的腳位空間，而存儲器芯片100充分地利用了這個預(yù)留的腳位空間。因此，存儲器芯片100可以采用8腳位存儲器芯片所使用的標準芯片封裝規(guī)格，可使用既有的封裝模具，而不會因為多了腳位9，就得使用客制化的芯片封裝。故存儲器芯片100與一般的8腳位存儲器芯片在封裝成本上并不會有太大的差異。圖3a-圖3c是本實用新型另一實施例的存儲器芯片300的上視圖、前視圖、及下視圖，存儲器芯片300具有9個腳位，分別標注為I’ 9’。圖中還繪示了存儲器芯片300的垂直中心軸，此軸在上視圖及下視圖中以加號(+)表示，在前視圖中則以虛線表示。腳位I’ 9’以圍繞垂直中心軸的方式設(shè)置于存儲器芯片300上。它們可以位于存儲器芯片300下底面的邊緣，也可以位于存儲器芯片300的四個側(cè)面上，且腳位I’ 8’可對稱地分列于腳位9’的兩側(cè)。雖然本實施例的腳位I’ 8’位于存儲器芯片300下底面的兩個對面的邊，但腳位I’ 8’亦可位于存儲器芯片300下底面的四個邊，每邊各兩個腳位，或是位于存儲器芯片300的兩個對面的側(cè)面，每面各四個腳位，或是位于存儲器芯片300的四個側(cè)面，每面各兩個腳位。腳位9’可以單獨占據(jù)存儲器芯片300的一個邊/面，或是與腳位I’ 8’中的一或多個共享存儲器芯片300的一個邊/面。圖4是存儲器芯片300與前述的存儲器控制器芯片200連接的示意圖。圖3a-圖3c所標注的9個腳位可以包含前述的VCC、GND、SCK、SCS、S10[0] S10[3]、及Latch這九個腳位。腳位9’可以是其中的任一個。存儲器芯片300與一般的8腳位存儲器芯片尺寸相同，并沒有因為多了腳位9’而改變芯片的尺寸，因此，存儲器芯片300可以采用8腳位存儲器芯片所使用的標準芯片封裝規(guī)格，可使用既有的封裝模具，而不會因為多了腳位9’就得使用客制化的芯片封裝。故存儲器芯片300與一般的8腳位存儲器芯片在封裝成本上并不會有·太大的差異。圖5 8為圖1a-圖1c或圖3a-圖3c的存儲器芯片100或300在執(zhí)行讀取(read)運作時，各腳位信號時序圖的例子。在圖5的例子中，存儲器芯片100/300處于串行外圍接口 (Serial peripheral interface, SPI)模式,在指令時段503以及地址時段504,以單倍數(shù)據(jù)率或者雙被數(shù)據(jù)率，分別接收完指令比特501及地址比特502之后，存儲器芯片100/300會在虛擬時段(dummy phase) 505將鎖存腳位從浮動(floating)電平改變成低電平，并在以雙倍的數(shù)據(jù)率回傳數(shù)據(jù)位時，數(shù)據(jù)時段507中，存儲器額外提供輔助同步頻率506給存儲器控制器芯片200，以作為額外的同步基礎(chǔ)，其中，虛擬時段505和數(shù)據(jù)時段507之間具有遲滯508。在圖6中，存儲器芯片100/300處于串行外圍接口(Serial peripheralinterface, SPI)模式，在指令時段602以及地址時段603，以雙被數(shù)據(jù)率，分別接收完指令比特及地址比特之后，存儲器芯片100/300會在虛擬時段604將鎖存腳位從浮動電平改變成低電平，并在以雙倍的數(shù)據(jù)率回傳數(shù)據(jù)位時，數(shù)據(jù)時段606中，存儲器額外提供輔助同步頻率605給存儲器控制器芯片200，以作為額外的同步基礎(chǔ)，其中，虛擬時段604和數(shù)據(jù)時段606之間具有遲滯607。此外，在圖6的例子中，存儲器控制器芯片200還會在以雙倍的數(shù)據(jù)率傳出指令比特及地址比特時，額外提供輔助同步頻率601給存儲器芯片100/300，以作為額外的同步基礎(chǔ)。在圖7的例子中，存儲器芯片100/300處于四倍外圍接口(Quad peripheralinterface, QPI)模式，在指令時段703以及地址時段704，以單倍數(shù)據(jù)率或者雙倍數(shù)據(jù)率，分別接收完指令比特701及地址比特702之后，存儲器芯片100/300會在虛擬時段705將鎖存腳位從浮動電平改變成低電平，并在以雙倍的數(shù)據(jù)率回傳數(shù)據(jù)位時，數(shù)據(jù)時段708中，額外提供輔助同步頻率706給存儲器控制器芯片200，以作為額外的同步基礎(chǔ)，其中，虛擬時段705以及數(shù)據(jù)時段708之間具有遲滯709。在圖8的例子中，存儲器芯片100/300處于QPI模式，在指令時段802以及地址時段803，以雙倍數(shù)據(jù)率，分別接收完指令比特及地址比特之后，存儲器芯片100/300會在虛擬時段804將鎖存腳位從浮動電平改變成低電平，并在以雙倍的數(shù)據(jù)率回傳數(shù)據(jù)位時，數(shù)據(jù)時段806中，額外提供輔助同步頻率805給存儲器控制器芯片200，以作為額外的同步基礎(chǔ)，其中，虛擬時段804以及數(shù)據(jù)時段806之間具有遲滯807。此外，在圖8的例子中，存儲器控制器芯片200還會在以雙倍的數(shù)據(jù)率傳出指令比特及地址比特時，額外提供輔助同步頻率801給存儲器芯片100/300，以作為額外的同步基礎(chǔ)。由于Latch腳位的存在，讓存儲器芯片100/300或存儲器控制器芯片200可透過Latch腳位提供額外的輔助同步頻率，此輔助同步頻率可確保存儲器芯片100/300及存儲器控制器芯片200穩(wěn)定可靠地操作于較高或雙倍的數(shù)據(jù)率。而存儲器芯片100/300可在不大幅增加封裝成本的前提下，增加此鎖存腳位。以上所述僅為本實用新型的較佳實施例，凡依本實用新型權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本 實用新型的涵蓋范圍。
權(quán)利要求1.一種存儲器芯片，具有單數(shù)個腳位，其特征在于，該單數(shù)個腳位中的特定腳位設(shè)置于該存儲器芯片下底面的中間，剩余的雙數(shù)個腳位以圍繞該特定腳位的方式設(shè)置于該存儲器芯片上。
2.如權(quán)利要求1所述的存儲器芯片，其特征在于，該單數(shù)個腳位包含有用來傳遞同步頻率的頻率腳位及用來傳遞輔助同步頻率的鎖存腳位。
3.如權(quán)利要求2所述的存儲器芯片，其特征在于，當以雙倍的數(shù)據(jù)率傳遞數(shù)據(jù)位時，使用該輔助同步頻率作為額外的同步基礎(chǔ)。
4.如權(quán)利要求1所述的存儲器芯片，其特征在于，該特定腳位為鎖存腳位。
5.如權(quán)利要求1所述的存儲器芯片，其特征在于，當以雙倍的數(shù)據(jù)率傳遞數(shù)據(jù)位時，該特定腳位用來傳遞一輔助同步頻率作為額外的同步基礎(chǔ)。
6.如權(quán)利要求1所述的存儲器芯片，其特征在于，該特定腳位為偏壓腳位。
7.如權(quán)利要求1所述的存儲器芯片，其特征在于，該特定腳位為接地腳位。
8.如權(quán)利要求1所述的存儲器芯片，其特征在于，該存儲器芯片為串行式閃存芯片。
9.如權(quán)利要求1所述的存儲器芯片，其特征在于，該單數(shù)個腳位的總數(shù)量為9及17中的一者。
10.一種存儲器芯片，具有單數(shù)個腳位，其特征在于，該單數(shù)個腳位以圍繞該存儲器芯片的一垂直中心軸的方式設(shè)置于該存儲器芯片上。
11.如權(quán)利要求10所述的存儲器芯片，其特征在于，該單數(shù)個腳位包含有用來傳遞同步頻率的頻率腳位及用來 傳遞輔助同步頻率的鎖存腳位。
12.如權(quán)利要求11所述的存儲器芯片，其特征在于，當以雙倍的數(shù)據(jù)率傳遞數(shù)據(jù)位時，使用該輔助同步頻率作為額外的同步基礎(chǔ)。
13.如權(quán)利要求10所述的存儲器芯片，其特征在于，該單數(shù)個腳位由特定腳位與剩余的雙數(shù)個腳位所組成，該雙數(shù)個腳位對稱地設(shè)置于該特定腳位的兩側(cè)。
14.如權(quán)利要求10所述的存儲器芯片，其特征在于，該存儲器芯片為串行式閃存芯片。
15.如權(quán)利要求10所述的存儲器芯片，其特征在于，該單數(shù)個腳位的總數(shù)量為9及17中的一者。
專利摘要本實用新型一實施例提供一種存儲器芯片，其具有單數(shù)個腳位，此單數(shù)個腳位中的特定腳位設(shè)置于存儲器芯片下底面的中間，剩余的雙數(shù)個腳位以圍繞特定腳位的方式設(shè)置于存儲器芯片上。本實用新型一實施例提供的存儲器芯片實施例除了可以維持封裝成本不大幅提升，還可讓存儲器芯片具備額外的新功能。
文檔編號H01L23/31GK203118933SQ20122052943
公開日2013年8月7日 申請日期2012年10月16日 優(yōu)先權(quán)日2012年8月1日
發(fā)明者蘇俊嘉, 李宗遠, 周玉珊 申請人:聯(lián)發(fā)科技股份有限公司