專利名稱：焊墊片的布局方法及結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明為一種焊墊片的布局方法及結(jié)構(gòu)，透過本發(fā)明將多個焊墊片以單邊的方法加以布局，可具有縮小布局面積的功效，進而達成節(jié)省成本的目標。
背景技術(shù)：
由于電子科技的不斷地進步，使得各類的電子產(chǎn)品必須不斷地提升其功能以及執(zhí)行速度，更重要的是在強調(diào)功能性的同時，亦須兼顧到電子產(chǎn)品是否符合微型化的潮流，于是乎，半導體芯片的制造過程皆以此為首要目的，希望能透過半導體制程與技術(shù)的改進，達成提升芯片的執(zhí)行速度并且兼顧電子產(chǎn)業(yè)所追求的「輕、薄、短、小」的目標。
于實際半導體制程中，焊墊片的布局方式已成為提升芯片執(zhí)行速度的一個重要環(huán)節(jié)，再搭配上不同的封裝技術(shù)，半導體芯片亦可產(chǎn)生不同的性能，然而，目前焊墊片的布局方式往往會造成半導體芯片中空間利用性不足的問題，導致半導體芯片無法兼顧電子產(chǎn)業(yè)所追求的「輕、薄、短、小」的目標。
如圖1所示，為目前半導體芯片的電路結(jié)構(gòu)示意圖，其中芯片基板100的內(nèi)部設有一核心芯片區(qū)10，是用以放置一核心芯片，同時執(zhí)行各類功能性的運算處理，而該核心芯片區(qū)10的周圍設置有多排的焊墊片30(本圖中僅顯示單排)，用以封裝連接該核心芯片的內(nèi)部電路，并且透過安裝多個導電條20(I/O Pad)于該核心芯片區(qū)10的四周，使導電條20電性連接該核心芯片的內(nèi)部電路與該焊墊片30，由此可將核心芯片區(qū)10的輸入/輸出信號傳送至焊墊片30上。
在封裝(Packaging)的過程中，于芯片基板100的外部設置有多條導電接腳50(Lead Frame)，經(jīng)由封裝的廠商對應該些焊墊片30所設置的相對位置，以金屬所制的焊線(bonding wire)40封裝連接該些焊墊片30以及該些導電接腳50，可用以傳送內(nèi)部核心芯片區(qū)10的輸出信號或接收外來的輸入信號至核心芯片區(qū)10進行處理，換句話說，透過設置導電條20、焊墊片30以及焊線40連接于核心芯片區(qū)10與導電接腳50之間，信號方可進行傳遞。
然而，由上述的電路結(jié)構(gòu)亦可明顯看出芯片基板100中尚有許多地區(qū)可以省略但礙于目前的布局方式卻無法省略，導致無法將半導體芯片更進一步的微型化；如圖2所示，為芯片基板100內(nèi)部電路結(jié)構(gòu)的上視圖，其中可明顯看出芯片基板100中將會有四個轉(zhuǎn)角地區(qū)60無法應用到，造成面積上有所浪費并且不符合電子產(chǎn)業(yè)所追求的「輕、薄、短、小」的目標，因此對于微型化的應用上，實有不便之處。
經(jīng)由上述的現(xiàn)有技術(shù)說明可知，目前半導體芯片中尚有許多地區(qū)可以省略但礙于目前的布局方式卻無法省略，導致無法將芯片基板100更進一步的微型化，緣此，本發(fā)明人有感于上述缺點的尚可改善，終于提出一種簡易且低成本的解決方法及電路結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明提供一種焊墊片的布局方法及結(jié)構(gòu)，于一芯片基板上用以封裝連接一核心芯片的內(nèi)部電路，該布局方法包括下列步驟設置一核心芯片區(qū)，用以放置該核心芯片；設置一焊墊片區(qū)于該核心芯片區(qū)的單側(cè)邊緣處，其上布設多個焊墊片(Bonding Pad)；以及布設多個導電條(I/O Pad)于該核心芯片與該多個焊墊片之間，并電性連接該核心芯片的內(nèi)部電路與該多個焊墊片。
本發(fā)明亦提供一布局結(jié)構(gòu)，該結(jié)構(gòu)包括一核心芯片區(qū)，設置于該芯片基板上，用以放置該芯片；一焊墊片區(qū)，設置于該芯片區(qū)的單邊緣處，其上布設有該多個焊墊片(Bonding Pad)；及多個導電條(I/O Pad)，布設于該核心芯片與該多個焊墊片之間，用以電性連接該核心芯片的內(nèi)部電路與該多個焊墊片。


圖1所示為目前半導體芯片的電路結(jié)構(gòu)示意圖；圖2所示為芯片基板內(nèi)部電路結(jié)構(gòu)的上視圖；圖3為本發(fā)明的單一核心芯片的單側(cè)邊緣結(jié)構(gòu)示意圖；圖4a為本發(fā)明的單一核心芯片的多層焊墊片第一實施例結(jié)構(gòu)示意圖；圖4b為本發(fā)明的單一核心芯片的多層焊墊片第二實施例結(jié)構(gòu)示意圖；圖4c為本發(fā)明的單一核心芯片的多層焊墊片第三實施例結(jié)構(gòu)示意圖；圖5為本發(fā)明的兩個核心芯片的第一實施例結(jié)構(gòu)示意圖；圖6為本發(fā)明的兩個核心芯片的第二實施例結(jié)構(gòu)示意圖；圖7為本發(fā)明的三個核心芯片的第一實施例結(jié)構(gòu)示意圖；圖8為本發(fā)明的四個核心芯片的第一實施例結(jié)構(gòu)示意圖；及圖9為本發(fā)明的布局方法流程圖。
主要符號10 核心芯片區(qū) 20 導電條30 焊墊片 40 焊線50 多個導電接腳100、200芯片基板110 核心芯片區(qū) 120 多個導電條125 墊片區(qū) 130 多個焊墊片140 第一芯片150 第二芯片160 第三芯片170 第四芯片具體實施方式
本發(fā)明為一種焊墊片的布局方法及結(jié)構(gòu)，運用單側(cè)邊緣的布局方法將焊墊片設置于半導體芯片中，并且可將該方法結(jié)合至半導體的封裝技術(shù)中，達成縮小布局面積、降低內(nèi)部電路電壓降的差異以及節(jié)省成本的目標。
首先請參閱圖3為本發(fā)明的單一核心芯片的單側(cè)邊緣結(jié)構(gòu)示意圖，其中芯片基板200之中設置有一核心芯片區(qū)110，用以放置一核心芯片于其中，而該核心芯片區(qū)110的單側(cè)邊緣處設有焊墊片區(qū)125，其中該焊墊片區(qū)內(nèi)設置有多個排焊墊片130(本圖中僅顯示單排)，可提供半導體封裝的廠商用以封裝連接該核心芯片的內(nèi)部電路。
于該核心芯片區(qū)110與該些焊墊片130之間，設置有多條導電條120(I/OPad)，其用以相對應地電性連接該核心芯片的內(nèi)部電路與該些焊墊片130，由此，輸入信號以及輸出信號得以傳遞于其間。
請參閱圖4a為本發(fā)明的單一核心芯片的多層焊墊片第一實施例結(jié)構(gòu)示意圖，其中芯片基板200之中設置有一核心芯片區(qū)110，用以放置一核心芯片于其中，而該核心芯片區(qū)110的單側(cè)邊緣處設有焊墊片區(qū)，其中該焊墊片區(qū)內(nèi)設置有多個排焊墊片130(本圖中僅顯示單排)，可提供半導體封裝的廠商用以封裝連接該核心芯片的內(nèi)部電路，其中該多個焊墊片連接至多個導電接腳50的型態(tài)為雙邊排列。
于該核心芯片區(qū)110與該些焊墊片130之間，設置有多條導電條120(I/OPad)，其用以相對應地電性連接該核心芯片的內(nèi)部電路與該些焊墊片130，由此，輸入信號以及輸出信號得以傳遞于其間。
請參閱圖4b為本發(fā)明的單一核心芯片的多層焊墊片第二實施例結(jié)構(gòu)示意圖，其中芯片基板200之中設置有一核心芯片區(qū)110，用以放置一核心芯片于其中，而該核心芯片區(qū)110的單側(cè)邊緣處設有焊墊片區(qū)，其中該焊墊片區(qū)內(nèi)設置有多層焊墊片130(本圖中僅顯示雙排)，可提供半導體封裝的廠商用以封裝連接該核心芯片的內(nèi)部電路，其中該多個焊墊片連接至多個導電接腳50的型態(tài)為雙邊排列。
于該核心芯片區(qū)110與該些焊墊片130之間，設置有多條導電條120(I/OPad)，其用以相對應地電性連接該核心芯片的內(nèi)部電路與該些焊墊片130，由此，輸入信號以及輸出信號得以傳遞于其間。
請參閱圖4c為本發(fā)明的單一核心芯片的多層焊墊片第三實施例結(jié)構(gòu)示意圖，其中芯片基板200之中設置有一核心芯片區(qū)110，用以放置一核心芯片于其中，而該核心芯片區(qū)110的單側(cè)邊緣處設有焊墊片區(qū)，其中該焊墊片區(qū)內(nèi)設置有多層焊墊片130(本圖中僅顯示雙排)，可提供半導體封裝的廠商用以封裝連接該核心芯片的內(nèi)部電路，其中該多個焊墊片連接至多個導電接腳50的型態(tài)為四邊排列。
于該核心芯片區(qū)110與該些焊墊片130之間，設置有多條導電條120(I/OPad)，其用以相對應地電性連接該核心芯片的內(nèi)部電路與該些焊墊片130，由此，輸入信號以及輸出信號得以傳遞于其間。
請參閱圖5為本發(fā)明的兩個核心芯片的第一實施例結(jié)構(gòu)示意圖，其中芯片基板200之中設置有兩個核心芯片區(qū)，用以放置一第一核心芯片140及一第二核心芯片150于其中，而該第一核心芯片的單側(cè)邊緣處及該第二核心芯片的單側(cè)邊緣處設有多個焊墊片區(qū)，其中該些焊墊片130為該第一核心芯片140及該第二核心芯片150所共有者(本圖中僅顯示雙層)，可提供半導體封裝的廠商用以封裝連接該核心芯片的內(nèi)部電路，其中該多個焊墊片連接至多個導電接腳50的型態(tài)為四邊排列。
于該第一核心芯片與該些焊墊片130之間及該第二核心芯片與該些焊墊片130之間，設置有多條導電條120(I/O Pad)，其用以相對應地用以電性連接該第一核心芯片的內(nèi)部電路與該些焊墊片130，及電性連接該第二核心芯片的內(nèi)部電路與該些焊墊片130，由此，輸入信號以及輸出信號得以傳遞于其間。
參閱圖6為本發(fā)明的兩個核心芯片的第二實施例結(jié)構(gòu)示意圖，其中芯片基板200之中設置有兩個核心芯片區(qū)，用以放置一第一核心芯片140及一第二核心芯片150于其中，而該第一核心芯片及該第二核心芯片的單側(cè)邊緣處設有焊墊片區(qū)，其中該第一核心芯片及該第二核心芯片的焊墊片區(qū)內(nèi)設置有多個排焊墊片130(本圖中僅顯示雙排)，可提供半導體封裝的廠商用以封裝連接該核心芯片的內(nèi)部電路。其中該第一核心芯片及該第二核心芯片的該些焊墊片連接至多個導電接腳50，且連接的型態(tài)為雙邊排列。
于該第一核心芯片與該些焊墊片130之間及該第二核心芯片與該些焊墊片130之間，設置有多條導電條120(I/O Pad)，其用以相對應地用以電性連接該第一核心芯片的內(nèi)部電路與該些焊墊片130，及電性連接該第二核心芯片的內(nèi)部電路與該些焊墊片130，由此，輸入信號以及輸出信號得以傳遞于其間。
參閱圖7為本發(fā)明的三個核心芯片的第一實施例結(jié)構(gòu)示意圖，其中芯片基板200之中設置有多個核心芯片區(qū)，用以放置一第一核心芯片140、一第二核心芯片150及一第三核心芯片160于其中。該第一核心芯片、該第二核心芯片及該第三核心芯片的各單側(cè)邊緣處設有焊墊片區(qū)，其中該第一核心芯片、該第二核心芯片及該第三核心芯片的焊墊片區(qū)內(nèi)設置有多個排焊墊片130(本圖中僅顯示雙排)，可提供半導體封裝的廠商用以封裝連接該核心芯片的內(nèi)部電路。該第一核心芯片、該第二核心芯片及該第三核心芯片的該些焊墊片連接至多個導電接腳50，且連接的型態(tài)為三邊排列。
于該第一核心芯片與該些焊墊片130之間、該第二核心芯片與該些焊墊片130之間及該第三核心芯片與該些焊墊片130之間，設置有多條導電條120(I/OPad)，其用以相對應地用以電性連接該第一核心芯片的內(nèi)部電路與該些焊墊片130，電性連接該第二核心芯片的內(nèi)部電路與該些焊墊片130，及電性連接該第三核心芯片的內(nèi)部電路與該些焊墊片130，由此，輸入信號以及輸出信號得以傳遞于其間。
參閱圖8為本發(fā)明的四個核心芯片的第一實施例結(jié)構(gòu)示意圖，其中芯片基板200之中設置有四個核心芯片區(qū)，用以放置一第一核心芯片140、一第二核心芯片150、一第三核心芯片160及一第四核心芯片170于其中。該第一核心芯片、該第二核心芯片、該第三核心芯片及該第四核心芯片的各單側(cè)邊緣處設有焊墊片區(qū)，其中該第一核心芯片、該第二核心芯片、該第三核心芯片及該第四核心芯片的焊墊片區(qū)內(nèi)設置有多個排焊墊片130(本圖中僅顯示雙排)，可提供半導體封裝的廠商用以封裝連接該核心芯片的內(nèi)部電路。該第一核心芯片、該第二核心芯片、該第三核心芯片及該第四核心芯片的該些焊墊片連接至多個導電接腳50，且連接的型態(tài)為四邊排列。
于該第一核心芯片與該些焊墊片130之間、該第二核心芯片與該些焊墊片130之間、該第三核心芯片與該些焊墊片130之間及該第四核心芯片與該些焊墊片130之間，設置有多條導電條120(I/O Pad)，其用以相對應地用以電性連接該第一核心芯片的內(nèi)部電路與該些焊墊片130，電性連接該第二核心芯片的內(nèi)部電路與該些焊墊片130，電性連接該第三核心芯片的內(nèi)部電路與該些焊墊片130，及電性連接該第四核心芯片的內(nèi)部電路與該些焊墊片130，由此，輸入信號以及輸出信號得以傳遞于其間。
參閱圖9為本發(fā)明的布局方法流程圖，包括于芯片基板之中設置一核心晶區(qū)，用以放置一核心芯片(S100)，設置一焊墊片區(qū)于該核心芯片區(qū)的單側(cè)邊緣處，其上布設多個焊墊片(S102)，布設多個導電條于該核心芯片與該多個焊墊片之間，并電性連接該核心芯片的內(nèi)部電路與該多個焊墊片(S104)。
綜上所述，本發(fā)明的焊墊片的布局方法及結(jié)構(gòu)可達成將半導體芯片微型化、降低內(nèi)部電路電壓降的差異、縮小化以及節(jié)省成本的目標，并能縮小現(xiàn)有芯片基板200的面積進而降低制作的成本。
以上所述，僅為本發(fā)明的實施例詳細說明與圖式，凡合于本發(fā)明申請專利范圍的精神與其類似變化之實施例，皆應包含于本創(chuàng)作之范疇中，任何熟悉該項技藝者在本發(fā)明之領(lǐng)域內(nèi)，可輕易思及之變化或修飾皆可涵蓋在本發(fā)明之專利范圍。
權(quán)利要求
1.一種焊墊片的布局方法，是于一芯片基板上用以封裝連接一核心芯片的內(nèi)部電路，該布局方法包括下列步驟設置一核心芯片區(qū)，用以放置該核心芯片；設置一焊墊片區(qū)于該核心芯片區(qū)的單側(cè)邊緣處，其上布設多個焊墊片；以及布設多個導電條于該核心芯片與該多個焊墊片之間，并電性連接該核心芯片的內(nèi)部電路與該多個焊墊片。
2.一種焊墊片的布局結(jié)構(gòu)，于一芯片基板上用以封裝連接一核心芯片的內(nèi)部電路，該布局結(jié)構(gòu)包括一核心芯片區(qū)，設置于該芯片基板上，用以放置該芯片；一焊墊片區(qū)，設置于該芯片區(qū)的單邊緣處，其上布設有該多個焊墊片；及多個導電條，布設于該核心芯片與該多個焊墊片之間，用以電性連接該核心芯片的內(nèi)部電路與該多個焊墊片。
3.如權(quán)利要求2所述的焊墊片的布局結(jié)構(gòu)，其特征在于，該核心芯片區(qū)設置于該芯片基板之中。
4.如權(quán)利要求2所述的焊墊片的布局結(jié)構(gòu)，其特征在于，該多個焊墊片的排列可為單層排列。
5.如權(quán)利要求2所述的焊墊片的布局結(jié)構(gòu)，其特征在于，該多個焊墊片的排列可為雙層排列。
6.如權(quán)利要求2所述的焊墊片的布局結(jié)構(gòu)，其特征在于，該多個焊墊片的排列可為四層排列。
7.如權(quán)利要求2所述的焊墊片的布局結(jié)構(gòu)，其特征在于，該多個焊墊片連接至多個導電接腳的型態(tài)可為雙邊排列者或四邊排列。
8.一種焊墊片的布局結(jié)構(gòu)，于一芯片基板上用以封裝連接多個核心芯片的內(nèi)部電路，該布局結(jié)構(gòu)包括多個核心芯片區(qū)，設置于該芯片基板上，用以放置該些核心芯片；多個焊墊片區(qū)，設置于該些核心芯片的各個單側(cè)邊緣處，其上布設有該多個焊墊片；及多個導電條，布設于該些核心芯片與該些焊墊片之間，用以電性連接該些核心芯片的內(nèi)部電路與該些焊墊片。
9.如權(quán)利要求8所述的焊墊片的布局結(jié)構(gòu)，其特征在于，該些焊墊片為該些核心芯片所共有。
10.如權(quán)利要求8所述的焊墊片的布局結(jié)構(gòu)，其特征在于，該多個焊墊片連接至多個外部腳位焊墊片的型態(tài)可為雙邊排列、三邊排列或四邊排列。
全文摘要
本發(fā)明為一種焊墊片的布局方法及結(jié)構(gòu)，于一芯片基板上用以封裝連接一核心芯片的內(nèi)部電路，該布局方法包括下列步驟設置一核心芯片區(qū)，用以放置該核心芯片；設置一焊墊片區(qū)于該核心芯片區(qū)的單側(cè)邊緣處，其上布設多個焊墊片(Bonding Pad)；以及布設多個導電條(I/O Pad)于該核心芯片與該多個焊墊片之間，并電性連接該核心芯片的內(nèi)部電路與該多個焊墊片。本發(fā)明亦提供一布局結(jié)構(gòu)，該結(jié)構(gòu)包括一核心芯片區(qū)，設置于該芯片基板上，用以放置該芯片；一焊墊片區(qū)，設置于該芯片區(qū)的單邊緣處，其上布設有該多個焊墊片(Bonding Pad)；及多個導電條(I/O Pad)，布設于該核心芯片與該多個焊墊片之間，用以電性連接該核心芯片的內(nèi)部電路與該多個焊墊片。
文檔編號H01L23/488GK1866488SQ20051007084
公開日2006年11月22日 申請日期2005年5月19日 優(yōu)先權(quán)日2005年5月19日
發(fā)明者孫惠珍 申請人:孫惠珍