專利名稱：制造絕緣層上硅的金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管的方法
發(fā)明的背景1.發(fā)明的領(lǐng)域本發(fā)明涉及一種制造SOI(絕緣層上硅)MOSFET(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)的方法，更具體地，本發(fā)明涉及一種制造具有降低與上半導(dǎo)體層(例如，有源半導(dǎo)體層)厚度的變化有關(guān)的電特性波動(dòng)的SOI MOSFET的方法和一種MOS FET。
2.現(xiàn)有技術(shù)的描述通常公知的在SOI襯底如SOS(藍(lán)寶石上硅)、SIMOX(通過氧的離子注入的硅隔離)和BSOI(粘接SOI)襯底上形成的MOSFETs具有低電壓和高速操作的優(yōu)點(diǎn)。除此之外，SOI MOSFETs優(yōu)于在體硅襯底上形成的器件，在該硅襯底中用于SOI MOSFETs的配線區(qū)較小。
然而，SOI MOSFETs僅有三個(gè)端子(柵、漏和源)，而體硅MOSFETs具有四個(gè)端子(柵、漏、源和襯底)。由于這個(gè)原因，SOI MOSFETs在電特性特別是短溝道效應(yīng)、漏/源截止電壓、擊穿等上低劣。
參照

圖10(a)和10(b)，在體硅MOSFET中，寄生雙極(NPN)晶體管的基極端依靠襯底并使襯底-源結(jié)反向。結(jié)果，如果在漏區(qū)附近產(chǎn)生雪崩離子電流Ii，那么在MOSFET的操作上寄生雙極晶體管就有非常小的影響。
相反，參照?qǐng)D9(a)和9(b)，在一個(gè)SOI MOSFET中，寄生雙極晶體管的基極端是浮置狀態(tài)中的上半導(dǎo)體層。結(jié)果，在常規(guī)的操作中，在漏區(qū)附近產(chǎn)生的雪崩離子電流Ii作為寄生雙極晶體管的基極電流產(chǎn)生正反饋效應(yīng)，其結(jié)果減少短溝道效應(yīng)和降低漏/源截止電壓。在這種情況下，在相對(duì)厚的上半導(dǎo)體層中形成溝道區(qū)，溝道區(qū)表現(xiàn)為部分耗盡型模式，由于雪崩電離作用效應(yīng)使輸出特性產(chǎn)生所謂的扭曲效應(yīng)。因此，SOI MOSFET的電特性就受到非常大的影響。
在此，扭曲是由于雪崩電離作用加速提高浮置襯底的電位、降低閾值電壓并進(jìn)一步引起漏電流增大而產(chǎn)生的主載流子的現(xiàn)象。因此SOIMOSFET的操作受到很大的影響。
為了實(shí)現(xiàn)自由扭曲效應(yīng)的完全耗盡型的SOI，有一種技術(shù)形成比由柵電極感應(yīng)的耗盡層更薄的上硅層。通常，如圖11中所示，上硅層的完全耗盡需要調(diào)整上硅層的厚度和襯底中Na的摻雜濃度。
然而，從圖11可以理解，完全耗盡型SOI晶體管的主要缺點(diǎn)是閾值電壓Vth對(duì)上硅層的厚度敏感。
那就是，閾值電壓表示為 ΔVthΔTsi≈q·NaCtox]]>其中，Vfbt為平帶電壓(位于上硅層的頂部)，Vfbb為平帶電壓(位于上硅層的底部)，Ctox為柵絕緣膜的電容，Na為襯底中的摻雜濃度，Tsi為上硅層的厚度，ΦF為費(fèi)米能級(jí)以及Vsub為襯底電壓。對(duì)于Na和柵絕緣膜的厚度的典型值，ΔVth/ΔTsi為大約10mV/nm。
閾值電壓影響或與電參數(shù)如指數(shù)依賴閾值電壓的OFF態(tài)電流有關(guān)，如在下列公式所示Idoff≌Io·W·10(-Vth/S)其中，W為晶體管的溝道寬度，當(dāng)柵電壓為0V時(shí)Io為常數(shù)(Io＝大約10-7A/μm)。
例如，如果閾值電壓改變65mV，具有完全耗盡型SOI晶體管(在亞閾值區(qū)中的斜率S(S參數(shù))為大約65mV/dec)的OFF電流就變化10倍。因此，控制閾值電壓對(duì)于半導(dǎo)體器件的電特性是重要的。
在1995IEEE International SOI Conference Short Course中提出了采用恒定劑量方法用于抑制SOI MOSFET的閾值變化的方法。在恒定劑量方法中，在SOI襯底的上硅層上在劑量D＝Na×Tsi為常數(shù)的這種條件下進(jìn)行離子注入。應(yīng)當(dāng)從公式(1)明白，其結(jié)果抑制了閾值電壓Vth相對(duì)于上硅層的厚度Tsi的變化。這從圖12所示的Tsi與Vth的關(guān)系中也清楚。
為了抑制Vth對(duì)Tsi的依賴，提出了部分耗盡型SOI和完全耗盡型SOI結(jié)合的方法，如圖13所示(日本未審專利公開平6(1994)-268215)。在這種器件中，在上硅層中的溝道邊緣11處的摻雜濃度高于溝道中心12處的濃度，因此，溝道邊緣11就不完全耗盡而溝道中心12就完全耗盡。其結(jié)果，SOI晶體管的閾值電壓就由溝道邊緣處的摻雜濃度確定，該器件作為部分耗盡型器件操作。
USP5841170公開了一種SOI MOSFET，它的溝道區(qū)在源/漏方向具有不均勻的摻雜剖面。這種器件設(shè)計(jì)為具有摻雜濃度以致在溝道中心和溝道邊緣兩處實(shí)現(xiàn)完全耗盡。因此，這種器件在完全耗盡型模式中操作并且防止扭曲效應(yīng)。
然而，盡管Vth對(duì)上硅層的厚度的依賴可以通過恒定劑量方法減低，但是未考慮短溝道效應(yīng)和擊穿現(xiàn)象。因?yàn)樵跍系绤^(qū)上不均勻地實(shí)行摻雜濃度，所以短溝道效應(yīng)就更容易引起發(fā)生。
由日本未審專利公開No.平6(1994)-268215提出的器件結(jié)構(gòu)可以降低短溝道效應(yīng)，但由于以部分耗盡型模式操作，因此器件更容易受扭曲效應(yīng)和浮置襯底效應(yīng)的影響。
由USP5841170提出的器件沒有給出有關(guān)上硅層的厚度變化的電特性波動(dòng)的任何考慮。
發(fā)明的概述本發(fā)明提供一種制造SOI MOSFET的方法，該SOI MOSFET包括在設(shè)置于絕緣襯底上的上半導(dǎo)體層中形成的第一導(dǎo)電類型的完全耗盡型的溝道區(qū)、夾置溝道區(qū)來形成的第二導(dǎo)電類型的源/漏區(qū)、和在溝道區(qū)之上插入有柵絕緣層形成的柵電極，該方法包括；通過與源/漏區(qū)相鄰的溝道區(qū)的溝道邊緣區(qū)的雜質(zhì)濃度設(shè)置得高于溝道區(qū)的溝道中心區(qū)的雜質(zhì)濃度來形成溝道區(qū)，并設(shè)置溝道中心區(qū)的閾值電壓Vtho和溝道邊緣區(qū)的閾值電壓Vthedge，以致閾值電壓Vtho相對(duì)于上半導(dǎo)體層的厚度的變化和閾值電壓Vthedge的變化相對(duì)于上半導(dǎo)體層的厚度的變化是相反符號(hào)。
那就是，鑒于上述問題，本發(fā)明的一個(gè)目的是提供一種制造高可靠的SOIMOSFET的方法和這種高可靠的SOI MOSFET，通過有效地降低短溝道效應(yīng)、擊穿等并抑制上半導(dǎo)體層的厚度對(duì)SOI MOSFET的電特性的影響。
本發(fā)明的這些目的和其它目的將從以下給出的詳細(xì)的描述中更加容易明白。然而，應(yīng)當(dāng)理解，當(dāng)說明本發(fā)明的優(yōu)選實(shí)施例時(shí)，給出詳細(xì)的描述和具體的實(shí)施例僅用于說明，因?yàn)樵诒景l(fā)明的精神和范圍內(nèi)各種變化和修改對(duì)本領(lǐng)域普通技術(shù)人員從該詳細(xì)的描述中將變得明顯。
附圖的詳細(xì)描述圖1是說明根據(jù)本發(fā)明的實(shí)施例的SOI MOSFET的主要部分的剖面圖；圖2(a)和2(b)是說明的根據(jù)本發(fā)明的SOI MOSFET的溝道區(qū)中的摻雜濃度梯度的SOI MOSFET的主要部分的剖面圖；圖3是顯示上硅層的厚度Tsi與閾值電壓Vth之間的關(guān)系的示意圖；圖4(a)至4(c)是用于說明根據(jù)本發(fā)明的制造SOI MOSFET的制造步驟的SOI MOSFET的剖面圖；圖5是顯示雜質(zhì)離子的設(shè)計(jì)范圍/上硅層的厚度與閾值電壓之間的關(guān)系的示意圖；圖6是顯示在不同的離子注入能量下的上硅層的厚度Tsi與閾值電壓Vth之間的關(guān)系的示意圖；圖7是顯示雜質(zhì)離子的設(shè)計(jì)范圍/上硅層的厚度與閾值電壓的變化/上硅層的厚度的變化之間的關(guān)系的示意圖；圖8(a)和8(b)是顯示上硅層的厚度與閾值電壓Vth之間的關(guān)系的示意圖；圖9(a)和9(b)是現(xiàn)有技術(shù)的SOI MOSFET的剖面圖和它的等效電路圖；圖10(a)和10(b)是現(xiàn)有技術(shù)的SOI MOSFET的剖面圖和它的等效電路圖；圖11是顯示上硅層的厚度Tsi與閾值電壓Vth之間的關(guān)系的示意圖；圖12是顯示由現(xiàn)有技術(shù)的恒定雜質(zhì)方法形成的MOSFET中的上硅層的厚度Tsi與閾值電壓Vth之間的關(guān)系的示意圖；以及圖13是現(xiàn)有技術(shù)的另一個(gè)MOSFET的剖面圖。
優(yōu)選實(shí)施例的描述本發(fā)明的SOI MOSFET形成在由絕緣襯底和上半導(dǎo)體層組成的SOI結(jié)構(gòu)的襯底上，主要由第一導(dǎo)電類型的溝道區(qū)、第二導(dǎo)電類型的源/漏區(qū)和在溝道區(qū)上形成的插入有柵絕緣膜的柵電極組成。
本發(fā)明的SOI結(jié)構(gòu)襯底的絕緣襯底可以是由完全絕緣的材料如藍(lán)寶石、石英、玻璃、塑料等形成的襯底，或者是其中在支撐襯底上形成的埋層絕緣膜的襯底。這里，支撐襯底的實(shí)施例包括由元素半導(dǎo)體如硅、鍺等制造的襯底和由化合物半導(dǎo)體如GaAs、InGaAs等制造的襯底。在這些襯底之中，優(yōu)選單晶硅襯底或多晶硅襯底。埋層絕緣膜的實(shí)施例包括SiO2、SiN等的單層或多層薄膜。絕緣襯底的厚度可以適當(dāng)?shù)馗鶕?jù)將制造的半導(dǎo)體器件的所需特性、當(dāng)使用制造的半導(dǎo)體器件時(shí)將提供的電壓以及其它進(jìn)行選擇，例如可以為大約50-1000nm，最好為大約80-500nm。
上半導(dǎo)體層典型地用于形成晶體管的作為有源層的半導(dǎo)體薄膜，并且可以由元素半導(dǎo)體如硅、鍺等或化合物半導(dǎo)體如GaAs、InGaAs等形成。在這些材料之中，優(yōu)選為硅薄膜。更具體地，硅薄膜由單晶硅形成。上半導(dǎo)體層的厚度可以適當(dāng)?shù)馗鶕?jù)將制造的半導(dǎo)體器件的結(jié)構(gòu)進(jìn)行選擇，但例如可以為大約10-1000nm，優(yōu)選地為大約10-500nm，最好為大約20-70nm。
SOI結(jié)構(gòu)襯底典型地可以由具有埋層絕緣層的支撐襯底和在支撐襯底上形成的上半導(dǎo)體層組成。然而，SOI結(jié)構(gòu)襯底可以是由依次在支撐襯底上形成的第一埋層絕緣層、第一上半導(dǎo)體層、第二埋層絕緣層、第二上半導(dǎo)體層、...、組成的多層結(jié)構(gòu)。可以采用的SOI結(jié)構(gòu)襯底包括，例如，SIMOX(通過注入氧隔離)型襯底，其中由氧離子注入半導(dǎo)體襯底、熱處理形成的埋層氧化薄膜作為半導(dǎo)體襯底中的第一絕緣層膜；BSOI(粘接SOI)襯底，其中粘接具有通過熱氧化在其上形成的氧化膜的兩個(gè)半導(dǎo)體襯底；SOI襯底，其中通過外延生長(zhǎng)在半導(dǎo)體襯底上形成第一絕緣層和第一半導(dǎo)體層；通過將SOI襯底粘接到半導(dǎo)體襯底形成的稱為粘接的多層SOI襯底，其中SOI襯底通過外延生長(zhǎng)在半導(dǎo)體襯底上形成第一絕緣層和第一半導(dǎo)體層，其中半導(dǎo)體襯底通過熱氧化或通過外延生長(zhǎng)在它的表面形成氧化膜；以及多層SOI襯底，其中通過外延生長(zhǎng)在半導(dǎo)體襯底上形成第一絕緣層、第一半導(dǎo)體層、第二絕緣層和第二半導(dǎo)體層。SOI結(jié)構(gòu)襯底可以是在其上形成元件如晶體管、電容等或電路的襯底，器件隔離區(qū)可以是通過LOCOS(硅的局部氧化)隔離方法、溝槽隔離方法、STI(淺溝槽隔離)方法等在襯底上隨意形成。在SOI結(jié)構(gòu)襯底上可以形成一個(gè)或多個(gè)P型或N型阱。
本發(fā)明中的MOSFET可以是N溝道型或P溝道型或可以是兩種類型。
MOSFET的第一導(dǎo)電類型的溝道區(qū)可以是P型或N型。溝道區(qū)具有溝道中心區(qū)和溝道邊緣區(qū)。溝道邊緣區(qū)位于溝道區(qū)的邊緣，鄰近此后描述的源/漏區(qū)，并具有比溝道中心區(qū)的雜質(zhì)濃度更高的雜質(zhì)濃度。換句話說，溝道區(qū)在源-至-漏方向具有非均勻的雜質(zhì)濃度梯度。只要雜質(zhì)濃度Na和Nb具有此后描述的關(guān)系，就不具體限制在溝道中心區(qū)的雜質(zhì)濃度Nb和溝道邊緣區(qū)的雜質(zhì)濃度Na之間的差值，但可以是Na/Nb＝3至6左右。
在溝道中心區(qū)中，按所需的值設(shè)置溝道中心區(qū)的閾值電壓Vtho以致閾值電壓Vtho的變化相對(duì)于上半導(dǎo)體層的厚度Tsi的變化為正值或負(fù)值。在溝道邊緣區(qū)中，按所需的值設(shè)置溝道邊緣區(qū)的閾值電壓Vthedge以致閾值電壓Vthedge的變化相對(duì)于上半導(dǎo)體層的厚度Tsi的變化為負(fù)值或正值，那就是，溝道邊緣區(qū)的閾值電壓Vthedge的變化與溝道中心區(qū)的閾值電壓Vtho的變化為相反的符號(hào)。更具體地，溝道中心區(qū)的閾值電壓Vtho的變化和溝道邊緣區(qū)的閾值電壓Vthedge的變化優(yōu)選地分別滿足符號(hào)(ΔVtho/ΔTsi)＜0和符號(hào)(ΔVthedge/ΔTsi)＞0，或分別滿足符號(hào)(ΔVtho/ΔTsi)＞0和符號(hào)(ΔVthedge/ΔTsi)＜0。
在具有這種溝道區(qū)的SOI MOSFET中，作為整體的溝道區(qū)的閾值電壓Vth通過下列公式表示Vth＝Vtho+Vthedge(其中Vtho為溝道中心區(qū)的閾值電壓，Vthedge為溝道邊緣區(qū)的閾值電壓)。
因此，優(yōu)選地滿足上述關(guān)系式并且符號(hào)(ΔVtho/ΔTsi)的絕對(duì)值幾乎等于符號(hào)(ΔVthedge/ΔTsi)的絕對(duì)值。換句話說，整個(gè)溝道區(qū)的閾值電壓Vth的變化相對(duì)于上半導(dǎo)體層的厚度Tsi的變化最好滿足(ΔVtho/ΔTsi)≈0。(ΔVtho/ΔTsi)值幾乎為0意指整個(gè)溝道區(qū)的閾值電壓Vth的變化相對(duì)于上半導(dǎo)體層的厚度的變化幾乎被消除了。作為整體的溝道區(qū)的閾值電壓Vth的變化由器件的規(guī)格和它的制造工藝確定。通常，閾值電壓Vth的變化由關(guān)于非相關(guān)參數(shù)的下列公式表示ΔVth≅(ΔVth/ΔTsi)2ΔTsi2+(ΔVth/ΔTox)2ΔTox2+(ΔVth/ΔL)2ΔL2]]>在這種情況下，變化的各種主要因素是Tsi、L和Tox。例如，考慮典型的晶體管具有L＝0.25μm，Tox＝5nm和Tsi＝50nm，就獲得ΔL＝±0.7μm，ΔTox＝±0.5μm，ΔTsi＝50nm，ΔTsi/Tsi＜10％并且因此(ΔVth/ΔTsi)＜1mV/nm，該值非常小。
溝道中心區(qū)的橫向長(zhǎng)度為適合的SOI MOSFET的最小的柵極長(zhǎng)度的大約一半、優(yōu)選為大約2/5、最好為大約1/3。特別地，可以設(shè)計(jì)為大約0.01μm至0.4μm并優(yōu)選為大約0.03μm至0.13μm。優(yōu)選地，溝道中心區(qū)在縱深方向和在水平方向具有幾乎均勻的雜質(zhì)濃度。
溝道邊緣區(qū)具有SOI MOSFET的最小柵極長(zhǎng)度的適合的大約一半，優(yōu)選為大約2/5，最好為大約1/3。特別地，可以設(shè)計(jì)為大約0.01μm至0.4μm并優(yōu)選為大約0.03μm至0.13μm。優(yōu)選地，溝道邊緣區(qū)在縱深方向和在水平方向具有幾乎均勻的雜質(zhì)濃度。那是因?yàn)?，如果溝道邊緣區(qū)具有均勻的雜質(zhì)濃度，閾值電壓Vthedge就相對(duì)于上硅層的厚度Tsi線形變化。溝道邊緣區(qū)可以具有不同的雜質(zhì)濃度和不同的雜質(zhì)濃度分布，但優(yōu)選地，具有相同的雜質(zhì)濃度和雜質(zhì)濃度分布。
MOSFET的第二導(dǎo)電類型的源/漏區(qū)是與溝道區(qū)的導(dǎo)電類型相反的導(dǎo)電類型，并適合地具有大約1-10×1020離子/cm3的雜質(zhì)濃度。源/漏區(qū)可以是LDD結(jié)構(gòu)、DDD結(jié)構(gòu)等。
MOSFET的柵絕緣膜，與常規(guī)的MOS晶體管的柵絕緣膜一樣，可以由氧化硅薄膜、氮化硅薄膜、高介質(zhì)薄膜(例如，Ti2O5)等等的單層薄膜或多層薄膜形成。按照SiO2，它的厚度可以為大約2-7nm。
MOSFET的柵電極，與常規(guī)的MOS晶體管的柵電極一樣，可以由多晶硅；高熔點(diǎn)的金屬如W、Ta、Ti、Mo等的硅化物；由上述硅化物和多晶硅形成的多化物(polycide)；其它金屬等形成，其中厚度為大約150nm-300nm。柵電極的體積和形狀并不具體地限制，可以從用于獲得所需的參數(shù)的適合材料中選出。在柵電極的側(cè)壁上可以形成側(cè)壁襯墊。
為了形成上述的SOI MOSFET，那就是，為了實(shí)現(xiàn)在溝道區(qū)中的理想的雜質(zhì)濃度梯度，雜質(zhì)離子可以按注入能量注入以致濃度的峰值位于距表面的Rp(平均設(shè)計(jì)范圍)并且Rp/Tsi為0.5或更低，最好為大約0.25。
本發(fā)明的SOI半導(dǎo)體器件可以采用常規(guī)的MOS工藝或CMOS技術(shù)形成或采用例如適合改進(jìn)的用于制造上述SOI半導(dǎo)體器件的基礎(chǔ)工藝的技術(shù)形成。在制造本發(fā)明的SOI MOSFET的方法中，除了用于形成上述雜質(zhì)濃度梯度的步驟外，還可以按任選的順序適當(dāng)進(jìn)行在半導(dǎo)體襯底或半導(dǎo)體層中阱的形成，接著阱的形成，摻雜到上半導(dǎo)體層中的雜質(zhì)引入、源/漏區(qū)的形成、LDD區(qū)的形成和/或等等、側(cè)壁襯墊的形成、內(nèi)層絕緣膜的形成、在內(nèi)層絕緣膜中接觸孔的形成、導(dǎo)線層的形成、熱處理等。
現(xiàn)在在下面詳細(xì)地解釋本發(fā)明的SOI MOSFET器件。
如圖1、圖2(a)和圖2(b)中所示，在本發(fā)明的SOI MOSFET中，在SOI襯底4的上硅層3中形成到達(dá)埋層絕緣膜2的N型源/漏區(qū)10，該SOI襯底4由硅襯底1、埋層絕緣膜2和上硅層3組成。在源/漏區(qū)10之間的上硅層3上形成插入有柵絕緣膜7的柵電極8。在柵電極8之下，形成有包括中心區(qū)P2以及邊緣區(qū)P1和P3的溝道區(qū)。調(diào)整區(qū)P2具有雜質(zhì)濃度Nb(例如，大約5×1016離子/cm3)，調(diào)整區(qū)P1和P3具有雜質(zhì)濃度Na(例如，大約3×1017離子/cm3)(參見圖2(b))。
在這種SOI MOSFET中，如圖3中所示，區(qū)P2的雜質(zhì)濃度Nb對(duì)Vth起作用，它的梯度導(dǎo)致一旦上硅層變厚Vtho降低。在另一方面，區(qū)P1和P3的雜質(zhì)濃度Na同樣對(duì)Vth起作用，它的梯度導(dǎo)致一旦上硅層變厚Vthedge增加。因此，SOI MOSFET的總Vth幾乎恒定。
如上所述，本發(fā)明的SOI MOSFET可抑制對(duì)上硅層的厚度的依賴。同樣因?yàn)殡s質(zhì)濃度設(shè)置為Na＞Nb，所以降低了短溝道效應(yīng)和擊穿。
可以按以下方法制造具有這些特性的SOI MOSFET。
作為SOI襯底4，采用硅襯底1，在硅襯底1按順序形成大約120nm厚度的埋層氧化薄膜2和大約50nm厚度的上硅層3。由通過LOCOS方法形成的器件隔離薄膜5限定MOSFET的有源區(qū)。上硅層3具有在完全耗盡型模式中允許的操作厚度。
然后，如圖4(a)中所示，在上硅層3(50nm)上的MOSFET的有源區(qū)上進(jìn)行溝道離子注入(背面注入)。在PMOSFET的情況下，例如，以10keV的注入能量、大約1-4×1012離子/cm3的磷離子6的劑量實(shí)行離子注入。因此，就能形成具有如圖5所示的雜質(zhì)濃度梯度(按注入)的溝道中心區(qū)P2，并且可能在溝道中心區(qū)中的水平方向獲得基本上均勻的最終雜質(zhì)濃度(大約～5×1016離子/cm3)。因?yàn)樵O(shè)計(jì)范圍Rp為大約14nm，所以注入能量滿足Rp/Tsi≈1/4。
然后，如圖4(b)中所示，在上硅層3的整個(gè)表面上形成柵絕緣膜7，并通過常規(guī)工藝形成具有大約0.18μm的溝道長(zhǎng)度的柵電極8。此后，采用柵電極8作為掩膜，在溝道邊緣進(jìn)行傾斜的離子注入。按兩個(gè)步驟(通過旋轉(zhuǎn))，以大約30°的傾斜角度θ、大約70-90keV的注入能量、大約1-3×1012離子/cm3的磷離子9的劑量實(shí)行傾斜的離子注入。
結(jié)果，在溝道邊緣就獲得如圖2(a)和2(b)所示的雜質(zhì)濃度梯度。在圖2(a)中所示的雜質(zhì)濃度梯度，虛線表示注入處的雜質(zhì)濃度梯度(大約5-6×1017離子/cm3)，實(shí)線表示最終的注入濃度梯度(大約3×1017離子/cm3)。形成溝道邊緣區(qū)以至具有長(zhǎng)度La＝0.06μm左右。確定長(zhǎng)度La以滿足用于完全耗盡型的工藝極限考慮的條件。
此后，如圖4(c)中所示，利用柵電極8作為掩膜按大約20keV的注入能量、大約4×1015離子/cm3的劑量注入BF2離子以形成源漏區(qū)10。
因此制造出圖1所示的SOIMOSFET。
在上述的實(shí)施例中，傾斜的離子注入類似于USP5841170中公開的用于形成非均勻雜質(zhì)溝道。因此，正如在USP5841170中公開的一樣，通過傾斜的離子注入的最終雜質(zhì)濃度梯度能夠降低短溝道效應(yīng)和擊穿。進(jìn)一步講，通過將溝道離子注入和注入到溝道邊緣之中的離子注入兩者優(yōu)化，就可以降低由于上硅層的厚度的變化引起的晶體管的電特性的波動(dòng)。
與溝道離子注入有關(guān)，圖6示出上硅層的厚度Tsi和總的閾值電壓Vth之間的關(guān)系，在此情況下通過改變上硅層的厚度和離子注入能量實(shí)行離子注入。在圖6中，按10keV(由實(shí)線表示)、20keV(由虛線表示)和40keV(由長(zhǎng)短交替的破折號(hào)線表示)的注入能量注入磷離子。圖7示出閾值電壓的變化和上硅層的厚度變化之間的關(guān)系，例如，SOI MOSFET的ΔVth/ΔTsi作為上硅層的厚度的函數(shù)。在圖7中，按40keV、30keV、20keV、和12keV的注入能量注入離子。
根據(jù)圖6和圖7，如果注入能量為40keV，因?yàn)镽p為大約49nm，所以閾值電壓的變化相對(duì)于上硅層的厚度的變化(ΔVth/ΔTsi)最大，大約17mV/nm。在另一方面，如果注入能量小(例如，Rp小)，那么ΔVth/ΔTsi幾乎變?yōu)?。特別是，如果Rp為1/4或小于上硅層的厚度，那么ΔVth/ΔTsi就為負(fù)值。
進(jìn)一步講，通過改變用于上硅層的厚度的雜質(zhì)離子注入條件和上硅層的厚度，觀測(cè)與上半導(dǎo)體層的厚度有關(guān)的SOI MOSFET的總的閾值電壓Vth的變化。結(jié)果顯示在圖8(a)和8(b)中。
根據(jù)圖8(a)，在此情況下，通過常規(guī)的制造方法形成SOI MOSFET，ΔVth/ΔTsi為大約18mV/nm，該值為E＝40keV處(圖8(a)中的實(shí)心圓)的大的數(shù)值。
在另一方面，如果Rp/Tsi為大約0.6，ΔVth/ΔTsi提高到E＝25keV處(圖8(a)中的空心圓)的大約7mV/nm。
如圖8(b)中所示，如果Rp≈Tsi/4，ΔVth/ΔTsi為E＝12keV處的大約0.2mV/nm。就能抑制與上半導(dǎo)體層的厚度的變化有關(guān)的Vth波動(dòng)。
根據(jù)本發(fā)明，設(shè)置溝道中心區(qū)的閾值電壓Vtho和溝道邊緣區(qū)的閾值電壓Vthedge以致與上半導(dǎo)體層的厚度的變化有關(guān)的Vtho的變化和與上半導(dǎo)體層的厚度的變化有關(guān)的Vthedge的變化為相反的符號(hào)。因此，當(dāng)降低上半導(dǎo)體層的厚度在電特性上的影響時(shí)，該影響導(dǎo)致制造高可靠的SOI MOSFET，就可以有效的降低短溝道效應(yīng)和擊穿。
特別地，在下列情況下，可以有效地抑制由于上半導(dǎo)體層的厚度的變化引起的閾值電壓的改變，這些情況是與上半導(dǎo)體層的厚度Tsi的變化有關(guān)的溝道中心區(qū)和溝道邊緣區(qū)的閾值電壓的變化滿足符號(hào)(ΔVtho/ΔTsi)＜0和符號(hào)(ΔVthedge/ΔTsi)＞0，或符號(hào)(ΔVtho/ΔTsi)＞0和符號(hào)(ΔVthedge/ΔTsi)＜0，以及與上半導(dǎo)體層的厚度Tsi的變化有關(guān)的整個(gè)溝道區(qū)的閾值電壓Vth的變化滿足ΔVth/ΔTsi≈0；或者，通過注入第一導(dǎo)電類型的離子，溝道邊緣區(qū)在上半導(dǎo)體層的深度方向上具有恒定的雜質(zhì)濃度并且其橫向長(zhǎng)度為最小溝道長(zhǎng)度的1/3或以下，形成溝道中心區(qū)以具有在設(shè)計(jì)范圍Rp處的峰值濃度，該溝道中心區(qū)的深度為上半導(dǎo)體層的厚度Tsi的一半或以下；或者，通過注入第一導(dǎo)電類型的離子，以及溝道邊緣區(qū)的橫向長(zhǎng)度為最小的溝道長(zhǎng)度的1/3或以下，溝道中心區(qū)在上半導(dǎo)體層的深度方向具有恒定的雜質(zhì)濃度，形成溝道邊緣區(qū)以具有在設(shè)計(jì)范圍Rp處的峰值濃度，該溝道邊緣區(qū)的深度為上半導(dǎo)體層的厚度Tsi的一半或以下。
因?yàn)楸景l(fā)明的方法與常規(guī)的制造半導(dǎo)體的方法可兼容，以致能抑制閾值電壓的波動(dòng)，和不用增加復(fù)雜的制造步驟就能提高生產(chǎn)裕量和產(chǎn)量。此外，電特性的波動(dòng)的降低提高了器件的操作裕量并簡(jiǎn)化器件的設(shè)計(jì)。因此，能簡(jiǎn)化制造工藝并降低產(chǎn)品成本。
權(quán)利要求
1.一種制造SOI MOSFET的方法，該MOSFET包括在設(shè)置于絕緣襯底上的上半導(dǎo)體層中形成的第一導(dǎo)電類型的完全耗盡型的溝道區(qū)、夾置溝道區(qū)來形成的第二導(dǎo)電類型的源/漏區(qū)、和在溝道區(qū)之上插入有柵絕緣層形成的柵電極，該方法包括；通過與源/漏區(qū)相鄰的溝道區(qū)的溝道邊緣區(qū)的雜質(zhì)濃度設(shè)置得高于溝道區(qū)的溝道中心區(qū)的雜質(zhì)濃度來形成溝道區(qū)，并設(shè)置溝道中心區(qū)的閾值電壓Vtho和溝道邊緣區(qū)的閾值電壓Vthedge，以致閾值電壓Vtho相對(duì)于上半導(dǎo)體層的厚度的變化和閾值電壓Vthedge的變化相對(duì)于上半導(dǎo)體層的厚度的變化是相反符號(hào)。
2.權(quán)利要求1的方法，其特征在于溝道中心區(qū)和溝道邊緣區(qū)的閾值電壓的變化相對(duì)于上半導(dǎo)體層的厚度Tsi的變化滿足符號(hào)(ΔVtho/ΔTsi)＜0和符號(hào)(ΔVthedge/ΔTsi)＞0，并且溝道區(qū)的閾值電壓Vth的變化作為整體滿足ΔVth/ΔTsi≈0。
3.權(quán)利要求1的方法，其特征在于溝道中心區(qū)和溝道邊緣區(qū)的閾值電壓的變化相對(duì)于上半導(dǎo)體層的厚度Tsi的變化滿足符號(hào)(ΔVtho/ΔTsi)＞0和符號(hào)(ΔVthedge/ΔTsi)＜0，并且溝道區(qū)的閾值電壓Vth的變化作為整體滿足ΔVth/ΔTsi≈0。
4.權(quán)利要求2的方法，其特征在于溝道區(qū)的形成包括通過注入第一導(dǎo)電類型的離子形成溝道中心區(qū)和形成溝道邊緣區(qū)，該溝道中心區(qū)在上半導(dǎo)體層的厚度Tsi的一半或以下的深度處具有峰值濃度，該溝道邊緣區(qū)在上半導(dǎo)體層的深度方向上具有恒定的雜質(zhì)濃度并具有溝道區(qū)長(zhǎng)度的1/3或以下的橫向長(zhǎng)度。
5.權(quán)利要求3的方法，其特征在于溝道區(qū)的形成包括通過注入第一導(dǎo)電類型的離子形成溝道中心區(qū)和通過注入第一導(dǎo)電類型的離子形成溝道邊緣區(qū)，該溝道中心區(qū)在上半導(dǎo)體層的深度方向上具有恒定的雜質(zhì)濃度，該溝道邊緣區(qū)在上半導(dǎo)體層的厚度Tsi的一半或以下的深度處具有峰值濃度并具有溝道區(qū)長(zhǎng)度的1/3或以下的橫向長(zhǎng)度。
6.權(quán)利要求1的方法，其特征在于溝道區(qū)的形成包括通過注入第一導(dǎo)電類型的離子來形成，以致在溝道中心區(qū)中的雜質(zhì)濃度Nb和在溝道邊緣區(qū)中的雜質(zhì)濃度Na滿足Na/Nb＝3-6。
全文摘要
一種制造SOI MOSFET的方法,該MOSFET包括在設(shè)置于絕緣襯底上的上半導(dǎo)體層中形成的第一導(dǎo)電類型的完全耗盡型的溝道區(qū)、夾置溝道區(qū)來形成的第二導(dǎo)電類型的源/漏區(qū),在溝道區(qū)之上插入有柵絕緣層形成的柵電極,該方法包括通過與源/漏區(qū)相鄰的溝道區(qū)的溝道邊緣區(qū)的雜質(zhì)濃度設(shè)置得高于溝道區(qū)的溝道中心區(qū)的雜質(zhì)濃度來形成溝道區(qū),并設(shè)置溝道中心區(qū)的閾值電壓Vtho和溝道邊緣區(qū)的閾值電壓Vth
文檔編號(hào)H01L27/08GK1369903SQ0210771
公開日2002年9月18日 申請(qǐng)日期2002年2月2日 優(yōu)先權(quán)日2001年2月2日
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