本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別涉及一種亞閾值sram存儲(chǔ)單元電路。

背景技術(shù)：

亞閾值設(shè)計(jì)因其超低能耗的特性而逐漸被廣泛應(yīng)用，特別是對(duì)sram這樣具有高密度集成的電路。然而，隨著電源電壓降低，使得電路進(jìn)入亞閾值區(qū)，存儲(chǔ)單元受工藝波動(dòng)影響更為顯著，結(jié)果使得存儲(chǔ)單元的穩(wěn)定性降低甚至發(fā)生錯(cuò)誤，這對(duì)存儲(chǔ)單元的設(shè)計(jì)有了更高的要求。

目前sram的主流單元為6t結(jié)構(gòu)，如圖1所示為傳統(tǒng)的6tsram存儲(chǔ)單元電路結(jié)構(gòu)示意圖，為了使6t單元具有更高的穩(wěn)定性，可以優(yōu)化管子的尺寸，但是優(yōu)化后的6t單元若不借助讀寫輔助技術(shù)很難工作在亞閾值區(qū)。有些管子的設(shè)計(jì)具有高的讀穩(wěn)定性，但是寫穩(wěn)定性比較差，為了可以工作在亞閾值區(qū)，必須使用寫輔助技術(shù)，這樣無(wú)疑會(huì)加大外圍電路的復(fù)雜性。所以，設(shè)計(jì)一款高讀寫穩(wěn)定性的亞閾值區(qū)sram存儲(chǔ)單元電路很有必要。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的，在于提供一種工作在亞閾值區(qū)的sram存儲(chǔ)單元電路，具有較高的讀寫穩(wěn)定性。

本發(fā)明的技術(shù)方案為：

一種亞閾值sram存儲(chǔ)單元電路，包括第一nmos管n1、第二nmos管n2、第三nmos管n3、第四nmos管n4、第五nmos管n5、第六nmos管n6、第七nmos管n7、第八nmos管n8、第一pmos管p1和第二pmos管p2，

第一pmos管p1和第二pmos管p2的源極接電源電壓vdd，第一pmos管p1的漏極接第一nmos管n1的漏極、第二nmos管n2的柵極、第四nmos管n4的柵極、第五nmos管n5的源極和第二pmos管p2的柵極，第一pmos管p1的柵極接第一nmos管n1的柵極、第二nmos管n2的漏極、第三nmos管n3的柵極、第六nmos管n6的源極和第二pmos管p2的漏極；

第三nmos管n3和第四nmos管n4的源極接地電壓vss，第三nmos管n3的漏極接第一nmos管n1和第七nmos管n7的源極，第四nmos管n4的漏極接第二nmos管n2和第八nmos管n8的源極；

第五nmos管n5和第六nmos管n6的柵極接字線wl，第七nmos管n7和第八nmos管n8的柵極接讀字線rwl，第六nmos管n6和第八nmos管n8的漏極接位線bl，第五nmos管n5和第七nmos管n7的漏極接位線非blb。

具體的，所述第一nmos管n1、第二nmos管n2、第三nmos管n3、第四nmos管n4、第五nmos管n5、第六nmos管n6、第七nmos管n7和第八nmos管n8的體端均與地電壓vss相連，第一pmos管p1和第二pmos管p2的體端均與電源電壓vdd相連。

本發(fā)明的有益效果為：提供了一種亞閾值sram存儲(chǔ)單元電路，結(jié)合基于該電路的讀寫方式，使得本發(fā)明具有較高的讀寫噪聲容限，可以工作在亞閾值區(qū)，從而降低了功耗；另外本發(fā)明不需要輔助技術(shù)，可以使外圍電路設(shè)計(jì)更簡(jiǎn)單。

附圖說(shuō)明

圖1為傳統(tǒng)的6tsram存儲(chǔ)單元電路結(jié)構(gòu)示意圖。

圖2為本發(fā)明提供的一種亞閾值sram存儲(chǔ)單元電路結(jié)構(gòu)示意圖。

圖3為本發(fā)明電路的工作原理波形圖。

具體實(shí)施方式

下面結(jié)合附圖對(duì)本發(fā)明進(jìn)行詳細(xì)的描述

如圖2所示為本發(fā)明提供的一種亞閾值sram存儲(chǔ)單元電路結(jié)構(gòu)示意圖，電路采用雙端讀寫的雙端口結(jié)構(gòu)，包括第一nmos管n1、第二nmos管n2、第三nmos管n3、第四nmos管n4、第五nmos管n5、第六nmos管n6、第七nmos管n7、第八nmos管n8、第一pmos管p1和第二pmos管p2，第一pmos管p1和第二pmos管p2的源極接電源電壓vdd，第一pmos管p1的漏極接第一nmos管n1的漏極、第二nmos管n2的柵極、第四nmos管n4的柵極、第五nmos管n5的源極和第二pmos管p2的柵極，第一pmos管p1的柵極接第一nmos管n1的柵極、第二nmos管n2的漏極、第三nmos管n3的柵極、第六nmos管n6的源極和第二pmos管p2的漏極；第三nmos管n3和第四nmos管n4的源極接地電壓vss，第三nmos管n3的漏極接第一nmos管n1和第七nmos管n7的源極，第四nmos管n4的漏極接第二nmos管n2和第八nmos管n8的源極；第五nmos管n5和第六nmos管n6的柵極接字線wl，第七nmos管n7和第八nmos管n8的柵極接讀字線rwl，第六nmos管n6和第八nmos管n8的漏極接位線bl，第五nmos管n5和第七nmos管n7的漏極接位線非blb。

本發(fā)明提供的電路采用雙端讀寫的雙端口結(jié)構(gòu)，其中所有的nmos管的體端均與地電壓vss相連，所有的pmos管的體端均與電源電壓vdd相連。

圖2中第二pmos管p2的漏極為存儲(chǔ)點(diǎn)q，第一pmos管p1的漏極為存儲(chǔ)點(diǎn)qb，第四nmos管n4的漏極為存儲(chǔ)點(diǎn)nq、第三nmos管n3的漏極為存儲(chǔ)點(diǎn)nqb。

圖3為本發(fā)明電路的工作原理波形圖，下面結(jié)合圖2和圖3具體說(shuō)明本發(fā)明存儲(chǔ)單元電路的工作原理：

1、保持操作：

在存儲(chǔ)單元電路保持?jǐn)?shù)據(jù)期間，字線wl與讀字線rwl都為低電平0，這樣第五nmos管n5、第六nmos管n6、第七nmos管n7、第八nmos管n8處于關(guān)斷狀態(tài)，位線bl、位線非blb上的信號(hào)變化無(wú)法對(duì)存儲(chǔ)點(diǎn)q和存儲(chǔ)點(diǎn)qb產(chǎn)生影響。

第一pmos管p1、第一nmos管n1和第三nmos管n3構(gòu)成第一反相器，第二pmos管p2、第二nmos管n2和第四nmos管n4構(gòu)成第二反相器，用于存儲(chǔ)相反的數(shù)據(jù)，兩個(gè)反相器形成反饋結(jié)構(gòu)，同時(shí)由于第一nmos管n1和第二nmos管n2的存在使得存儲(chǔ)單元的保持?jǐn)?shù)據(jù)能力比傳統(tǒng)6tsram存儲(chǔ)單元的保持?jǐn)?shù)據(jù)能力有所提高。

2、寫操作：

由于寫0寫1操作相似，現(xiàn)在以數(shù)據(jù)0寫入到本發(fā)明的存儲(chǔ)單元電路為例來(lái)說(shuō)明數(shù)據(jù)的寫操作。

在寫數(shù)據(jù)期間，字線wl和讀字線rwl都設(shè)置為高電平1，此時(shí)，第五nmos管n5、第六nmos管n6、第七nmos管n7和第八nmos管n8導(dǎo)通，位線bl為低電平0，位線非blb為高電平1，假設(shè)存儲(chǔ)點(diǎn)q為高電平1，存儲(chǔ)點(diǎn)qb為低電平0，從而第一nmos管n1和第三nmos管n3導(dǎo)通，第二nmos管n2和第四nmos管n4關(guān)斷，存儲(chǔ)點(diǎn)q通過(guò)第六nmos管n6向位線bl放電，逐漸把數(shù)據(jù)寫入存儲(chǔ)點(diǎn)q，存儲(chǔ)點(diǎn)qb變?yōu)楦唠娖健Ｓ捎谠诘谝籶mos管p1和第三nmos管n3之間插入第一nmos管n1，使得第一pmos管p1、第一nmos管n1和第三nmos管n3組成的第一反相器下拉能力變?nèi)酢Ｍ瑯拥脑?，第二pmos管p2、第二nmos管n2和第四nmos管n4組成的第二反相器下拉能力變?nèi)?，從而有更好的寫穩(wěn)定性。同時(shí)，由于第七nmos管n7的作用，存儲(chǔ)點(diǎn)nqb由原來(lái)的0電平變?yōu)榇笥?的某一電平，結(jié)果間接增大了第一nmos管n1的閾值電壓，進(jìn)一步減弱了由第一pmos管p1、第一nmos管n1和第三nmos管n3組成的第一反相器下拉能力，從而使得存儲(chǔ)點(diǎn)qb更容易變?yōu)楦唠娖?。如果由于第六nmos管n6比第二pmos管p2的導(dǎo)電能力弱使得存儲(chǔ)點(diǎn)q不容易拉為低電平，但是由于第七nmos管n7的作用，會(huì)使得存儲(chǔ)點(diǎn)q更容易變?yōu)榈碗娖?，從而有更高的寫性能。寫?shù)據(jù)1有相同的原理。

3、讀操作：

讀操作時(shí)讀字線rwl為高電平，字線wl為低電平，位線bl和位線非blb預(yù)充為高電平，若此時(shí)存儲(chǔ)點(diǎn)q為0，則存儲(chǔ)點(diǎn)qb為高電平，存儲(chǔ)點(diǎn)nq為低電平，此時(shí)第一nmos管n1與第三nmos管n3關(guān)斷，第四nmos管n4和第二nmos管n2導(dǎo)通，這樣位線bl通過(guò)第四nmos管n4和第八nmos管n8進(jìn)行放電，位線非blb保持高電平。由于第七nmos管n7導(dǎo)通使得存儲(chǔ)點(diǎn)nqb為高電平，即第一nmos管n1的源極電壓為高電平，由于mos管體效應(yīng)影響使得第一nmos管n1的閾值電壓vt變大，此時(shí)由第一pmos管p1、第一nmos管n1和第三nmos管n3組成的第一反相器需要更高的輸入電壓才會(huì)使得存儲(chǔ)點(diǎn)qb節(jié)點(diǎn)由高電平變?yōu)榈碗娖?，此時(shí)即使由于第八nmos管n8與第四nmos管n4的分壓作用使存儲(chǔ)點(diǎn)q電位升高，由于前述的原理存儲(chǔ)點(diǎn)qb很難翻轉(zhuǎn)為低電平，所以有更高的讀噪聲容限。

通過(guò)試驗(yàn)仿真得出，相比傳統(tǒng)6tsram存儲(chǔ)單元結(jié)構(gòu)，本發(fā)明的存儲(chǔ)單元結(jié)構(gòu)保持噪聲容限為其1.04倍，讀噪聲容限為其1.7倍，寫噪聲容限為其1.41倍。

本領(lǐng)域的普通技術(shù)人員可以根據(jù)本發(fā)明公開(kāi)的這些技術(shù)啟示做出各種不脫離本發(fā)明實(shí)質(zhì)的其它各種具體變形和組合，這些變形和組合仍然在本發(fā)明的保護(hù)范圍內(nèi)。