專利名稱：靜態(tài)ram的制作方法
技術(shù)領(lǐng)域：
本文所討論的實(shí)施例涉及靜態(tài)RAM(隨機(jī)存取存儲器)。
背景技術(shù)：
靜態(tài)RAM(SRAM)不需要如同DRAM(動態(tài)隨機(jī)存取存儲器)一樣進(jìn)行刷新，且因此以高速運(yùn)作并用作高速存儲器。另一方面，近年來，存在減少存儲器的功耗的需求。為了實(shí)現(xiàn)具有較低功耗的存儲器，優(yōu)選減小工作電壓。在DRAM中，如果減小了工作電壓，就減小了存儲單元中提供的電容器的充電電壓，且因此，優(yōu)選頻繁執(zhí)行刷新操作，因此，存在難以降低功耗的問題。結(jié)果，功·耗是通過減小SRAM的工作電壓來減少的。常規(guī)SRAM具有多條字線和排列成彼此垂直的多對位線；多個(gè)靜態(tài)存儲單元，其與多條字線和多對位線的交叉點(diǎn)相對應(yīng)地排列；多個(gè)列電路，其與每對位線相對應(yīng)地排列；行譯碼器、列譯碼器、字線驅(qū)動器；和多個(gè)列開關(guān)。每個(gè)列電路具有感測放大器、預(yù)充電電路、均衡器、保持器電路、位線對分離開關(guān)等。圖I為示出與一對位線相對應(yīng)的一部分(S卩，普通SRAM的一列)的配置的圖。此電路以位線對的組數(shù)來排列。如圖I所示，SRAM具有沿橫向平行延伸的多(n+1)條字線WLO至WLn、沿垂直方向平行延伸的一對位線BL和BLX、與所述多條字線和該對位線的交叉點(diǎn)相對應(yīng)排列的多
(n+1)個(gè)靜態(tài)存儲單元CO......Cn、與該對位線BL和BLX相對應(yīng)提供的一對延伸的位線
RD和RDX、形成該對位線BL和BLX與該對延伸的位線RD和RDX的連接電路的晶體管Tr和TrX、連接在該對位線BL與BLX之間的預(yù)充電電路PC和保持電路KP以及連接在該對延伸的位線RD與RDX之間的感測放大器SA和均衡器EQ。每個(gè)存儲器為已知靜態(tài)存儲單元，其具有其中兩個(gè)反相器的輸入端與輸出端彼此連接的觸發(fā)器和在觸發(fā)器的兩個(gè)連接節(jié)點(diǎn)與該對位線BL和BLX之間提供的兩個(gè)晶體管。兩個(gè)晶體管的柵極連接到相應(yīng)字線WL，且當(dāng)將行選擇信號施加到該字線時(shí)，使晶體管進(jìn)入導(dǎo)電(導(dǎo)通)狀態(tài)，且引起存儲單元連接至該對位線BL和BLX的狀態(tài)。該對位線BL和BLX非常長，且連接有若干(n+1)個(gè)存儲單元CO......Cn。當(dāng)預(yù)充
電信號PRE轉(zhuǎn)變?yōu)椤暗?L) ”時(shí)，預(yù)充電電路PC工作且將該對位線BL和BLX預(yù)充電至“高(H) ”電平，而當(dāng)PRE處于H(關(guān)閉狀態(tài))時(shí)，預(yù)充電電路PC不工作。保持電路KP將該對位線BL和BLX的H側(cè)上的位線保持在H。當(dāng)列信號COL處于L時(shí)，使晶體管Tr和TrX進(jìn)入導(dǎo)電狀態(tài)，而當(dāng)列信號COL處于H時(shí)，使晶體管Tr和TrX進(jìn)入截止?fàn)顟B(tài)。當(dāng)感測放大器啟動信號SAE處于H時(shí)，感測放大器SA進(jìn)入工作狀態(tài)，并將該對位線BL和BLX中處于高電壓側(cè)上的一條位線放大至H且將處于低電壓側(cè)上的另一條位線放大至L，而當(dāng)SAE處于L (關(guān)閉狀態(tài))時(shí)，感測放大器SA不工作。均衡器EQ具有與預(yù)充電電路PC相同的配置，且當(dāng)均衡信號EQD處于L時(shí)，通過使該對位線BL和BLX短路而使其進(jìn)入H狀態(tài)，而當(dāng)均衡信號EQD處于H(關(guān)閉狀態(tài))時(shí)，均衡器EQ不工作。
圖2為示出圖I中所示的SRAM的讀取操作的時(shí)序圖。在此，分別地，WLO表示將施加到第零行中的字線WLO的行選擇信號，BL/BLX表示該對位線BL和BLX的電壓，且RD/RDX表示該對延伸的位線RD/RDX的電壓。如上所述，多(n+1)個(gè)存儲單元連接到該對位線BL和BLX，且行選擇信號(在H時(shí)有效)被施加到一個(gè)存儲單元的字線WL(在第零行中)，因此，使兩個(gè)晶體管進(jìn)入導(dǎo)電狀態(tài)。響應(yīng)于此，該對位線BL和BLX中一條位線的電壓根據(jù)存儲單元所存儲的數(shù)據(jù)而下降。此時(shí)，列信號COL處于L，晶體管Tr和TrX處于導(dǎo)電狀態(tài)，且因此，該對延伸的位線RD和RDX也以與該對位線BL和BLX相同的方式改變。另一方面，預(yù)充電信號PRE和均衡信號EQD處于H， 且預(yù)充電電路PC和均衡器EQ進(jìn)入關(guān)閉狀態(tài)。感測放大器啟動信號SAE處于L，且感測放大器SA處于關(guān)閉狀態(tài)。當(dāng)該對位線BL和BLX以及該對延伸的位線RD和RDX中一條位線的電壓下降時(shí)，感測放大器啟動信號SAE變?yōu)镠。此時(shí)，行選擇信號、預(yù)充電信號PRE和列信號COL變?yōu)镠，且均衡信號EQD被保持在H。響應(yīng)于此，該對位線BL和BLX以及該對延伸的位線RD和RDX被斷開，且該對位線BL和BLX的電壓通過預(yù)充電電路PC而變?yōu)镠。因?yàn)樾羞x擇信號變?yōu)長，所以存儲單元CO從該對位線BL和BLX斷開并維持與所存儲的數(shù)據(jù)相對應(yīng)的狀態(tài)。感測放大器SA進(jìn)行放大，從而使得該對延伸的位線RD和RDX中處于低電壓側(cè)上的一條位線變?yōu)長或者保持在L，而處于高電壓側(cè)上的另一條位線變?yōu)镠或保持在H。該對延伸的位線RD和RDX的改變后狀態(tài)通過列開關(guān)被通知給輸出電路。當(dāng)完成該對延伸的位線RD和RDX的狀態(tài)到外部的輸出時(shí)，感測放大器啟動信號SAE變?yōu)長且感測放大器SA進(jìn)入關(guān)閉狀態(tài)，而均衡信號EQD變?yōu)長且均衡器EQ將該對延伸的位線RD和RDX變?yōu)镠。以上述方式，該對位線BL和BLX以及該對延伸的位線RD和RDX 二者都變成H，且引起在其中執(zhí)行下一讀取的狀態(tài)。以上為普通SRAM的讀取工作。形成存儲單元的晶體管的特性因制造工藝而變化。由于兩個(gè)反相器的N溝道晶體管的特性變化，該對位線BL和BLX中變?yōu)長的那側(cè)上的振幅量大為不同。換句話說，該對位線BL和BLX中的一條位線變?yōu)長的速度不同。在圖2的BL/BLX中，分別地，a示出當(dāng)N溝道晶體管具有良好特性時(shí)的改變，b示出當(dāng)N溝道晶體管具有平均特性時(shí)的改變，且c示出當(dāng)N溝道晶體管具有不良特性時(shí)的改變。另外，在圖2的RD/RDX中，分別地，d示出當(dāng)N溝道晶體管具有良好特性時(shí)的改變，e示出當(dāng)N溝道晶體管具有平均特性時(shí)的改變，且f示出當(dāng)N溝道晶體管具有不良特性時(shí)的改變。為了使感測放大器SA將該對延伸的位線RD和RDX中一條位線的電壓已下降的那側(cè)上的電壓正確地放大到L，該對延伸的位線RD和RDX之間的電壓差優(yōu)選地為預(yù)定量或更大。換句話說，該對延伸的位線RD和RDX中另一條位線的電壓處于H，且因此，較低電壓優(yōu)選地為預(yù)定值或更小。當(dāng)N溝道晶體管的特性良好時(shí)不會出現(xiàn)問題，然而當(dāng)N溝道晶體管的特性不良時(shí)，感測放大器啟動信號SAE直到該對延伸的位線RD和RDX中一條位線的電壓下降到預(yù)定值或更小時(shí)才會變?yōu)镠。結(jié)果，該對延伸的位線RD和RDX中一條位線的電壓下降到預(yù)定值或更小的時(shí)間決定了讀取速度。
如上所述，為了減少功耗，要減小工作電壓，且因此，讀取速度由于工作電壓的減小而呈現(xiàn)出更為顯著的降低。因?yàn)檫@樣，使得難以在保持預(yù)定操作速度的同時(shí)充分減小工作電壓。另外，在SRAM中，優(yōu)選地，正確地讀取存儲在所有存儲單元中的數(shù)據(jù)，并且優(yōu)選地，根據(jù)存儲單元將讀取速度設(shè)置為工作中的最低速度。如果設(shè)定了這樣的讀取速度，那么當(dāng)從帶有具有平均特性或良好特性的晶體管的存儲單元讀取數(shù)據(jù)時(shí)，存儲單元的晶體管因此大幅地改變該對位線BL和BLX中一條位線的電壓，結(jié)果，即，換句話說，振幅量變大且增加了功耗。相關(guān)文件專利文件I日本特許公開專利文件No.2003-151280專利文件2日本特許公開專利文件No.H01-241093

發(fā)明內(nèi)容
將一對位線配置為分級結(jié)構(gòu)以減少功耗是已知的，然而，放大被執(zhí)行從而使得具有大容量的整個(gè)該對位線具有大的振幅改變，因此，功耗沒有得到充分降低。根據(jù)實(shí)施例，實(shí)現(xiàn)了在保持操作速度和可靠性的同時(shí)降低了其功耗的SRAM。根據(jù)實(shí)施例的一個(gè)方面，一種靜態(tài)RAM包括多條字線；多對局部位線；與所述多對局部位線和所述多條字線的交叉點(diǎn)相對應(yīng)地排列的多個(gè)存儲單元；針對所述多對局部位線中的每個(gè)布置的電容共享電路；連接多個(gè)電容共享電路的公共連接線；和連接到所述多對局部位線的一對全局位線,其中所述電容共享電路包括連接在彼此相對應(yīng)的局部位線對與所述公共連接線之間的兩個(gè)N溝道晶體管。在根據(jù)實(shí)施例的SRAM中，在多對局部位線中的位線(每條位線包括相當(dāng)?shù)偷娜萘?的電壓被改變之后，具有低電壓的所述對的局部位線被彼此相連接，且全局位線進(jìn)一步被連接以便由于電荷共享而改變?nèi)治痪€的電壓。


圖I為示出與一對位線(即，普通SRAM的一列)相對應(yīng)的部分的配置的圖；圖2為示出圖I所示的SRAM的讀取操作的時(shí)序圖；圖3為示出基本SRAM的普通配置的圖；圖4為示出基本SRAM的第一行中的子區(qū)塊、該對全局位線、列電路和該對延伸的全局位線的細(xì)節(jié)的圖；圖5為示出基本SRAM的操作的時(shí)序圖；圖6為圖5中的時(shí)序圖的一部分的放大視圖；圖7A示出圖I中所示的普通SRAM的情況；圖7B示出基本SRAM的情況；圖8為示出第一實(shí)施例的SRAM的存儲單元矩陣的配置的圖；圖9為詳細(xì)示出關(guān)于圖8所示的兩側(cè)上的列〈0>和列〈3>的一個(gè)存儲單元、預(yù)充電電路、BL電容共享電路、寫入驅(qū)動器和全局連接電路的圖；圖10為示出第一實(shí)施例的SRAM的操作的時(shí)序圖11為詳細(xì)示出關(guān)于第二實(shí)施例的SRAM的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存儲單元、預(yù)充電電路、BL電容共享電路、寫入驅(qū)動器和全局連接電路的圖；圖12為詳細(xì)示出關(guān)于第三實(shí)施例的SRAM的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存儲單元、預(yù)充電電路、BL電容共享電路、寫入驅(qū)動器和全局連接電路的圖；圖13為示出第三實(shí)施例的SRAM的操作的時(shí)序圖；圖14為示出第四實(shí)施例的SRAM的存儲單元矩陣的配置的圖；圖15為詳細(xì)示出關(guān)于圖14所示的兩側(cè)上的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存儲單元、預(yù)充電電路、BL電容共享電路和全局連接電路的圖；
圖16為詳細(xì)示出關(guān)于第五實(shí)施例的SRAM中的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存儲單元、預(yù)充電電路、BL電容共享電路和全局連接電路的圖；圖17為示出第六實(shí)施例的SRAM的存儲單元矩陣的配置的圖；圖18為詳細(xì)示出關(guān)于圖17所示的兩側(cè)上的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存儲單元、預(yù)充電電路、BL電容共享電路、寫入驅(qū)動器和全局連接電路的圖；圖19為示出第六實(shí)施例的SRAM的操作的時(shí)序圖；圖20為詳細(xì)示出子關(guān)于第七實(shí)施例的SRAM中的列〈0>和列〈3>的區(qū)塊內(nèi)的一個(gè)存儲單元、預(yù)充電電路、BL電容共享電路、寫入驅(qū)動器和全局連接電路的圖；圖21為詳細(xì)示出關(guān)于第八實(shí)施例的SRAM中的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存儲單元、預(yù)充電電路、BL電容共享電路、寫入驅(qū)動器和全局連接電路的圖；圖22為示出第八實(shí)施例的SRAM的操作的時(shí)序圖；圖23為示出第九實(shí)施例的SRAM的存儲單元矩陣的配置的圖；圖24為詳細(xì)示出關(guān)于圖23所示的兩側(cè)上的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存儲單元、預(yù)充電電路、BL電容共享電路和全局連接電路的圖；圖25為詳細(xì)示出關(guān)于第十實(shí)施例的SRAM的兩側(cè)上的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存儲單元、預(yù)充電電路、BL電容共享電路和全局連接電路的圖。
具體實(shí)施例方式首先，說明基本SRAM。圖3為示出基本SRAM的一般配置的圖。基本SRAM具有控制電路I、行譯碼器2、字線驅(qū)動器3、區(qū)塊信號電路4、列譯碼器5、多個(gè)列開關(guān)CSO到CSp、數(shù)據(jù)I/O電路6、多((k+1) X (m+1))條字線WL、多(p+1)對全局位線GBLO和GBLXO到GBLp和GBLXp、多(p+1)對延伸的全局位線EGBLO和EGBLXO到EGBLp和EGBLXp、與所述多條字線相對應(yīng)而排列的多((k+1) X (p+1))個(gè)子區(qū)塊(SUB BLK)BOO到Bkp、和與每對位線相對應(yīng)而提供的多個(gè)列電路CLO到CLp。如上所述，該實(shí)施例的SRAM具有分級結(jié)構(gòu)，其中多對短局部位線被連接到該對長全局位線?？刂齐娐稩基于從外部供應(yīng)的時(shí)鐘CLK和控制信號CTL產(chǎn)生供應(yīng)給SRAM內(nèi)的每個(gè)部分的操作控制信號?？刂菩盘朇TL包括(例如)讀取信號RE、寫入信號WE等。操作控制信號包括寫入使能信號WEN、感測放大器啟動信號SAE、全局預(yù)充電信號GRPE、內(nèi)部時(shí)鐘等。操作控制信號也被供應(yīng)給行譯碼器2、列譯碼器5、區(qū)塊信號電路4等。行譯碼器2接收與時(shí)鐘CLK同步的地址信號的行地址部分，并將字線選擇信號供應(yīng)給字線驅(qū)動器3。行譯碼器2進(jìn)一步將通過譯碼地址信號的行地址部分而獲得的信號供應(yīng)給區(qū)塊信號電路4。字線驅(qū)動器3將行選擇信號(在H有效)施加到對應(yīng)于字線選擇信號的字線。區(qū)塊信號電路4將局部預(yù)充電信號LPRE和全局連接信號GWL輸出到與施加有行選擇信號的字線相連接的子區(qū)塊。列譯碼器5接收與時(shí)鐘CLK同步的地址信號的列地址部分，并將列選擇信號供應(yīng)給列開關(guān)CSO到CSp。數(shù)據(jù)I/O電路6接收將從外部寫入的輸入數(shù)據(jù),并將讀取的輸出數(shù)據(jù)輸出到外部。由列選擇信號選擇的列開關(guān)在寫入時(shí)將來自數(shù) 據(jù)I/O電路6的輸入數(shù)據(jù)供應(yīng)給列電路，并且在讀取時(shí)將從列電路讀取的數(shù)據(jù)供應(yīng)給數(shù)據(jù)I/O電路。基本SRAM在寫入時(shí)執(zhí)行與常規(guī)寫入操作相同的操作，且因此，以下僅說明讀取操作。圖4為示出基本SRAM的第一行中的子區(qū)塊BOO到BkO、該對全局位線GBLO和GBLX0、列電路CLO和該對延伸的全局位線EGBLO和EGBLXO的細(xì)節(jié)的圖。圖4所示的電路是針對每列提供的，即，針對每對全局位線提供的。多(k+1)個(gè)子區(qū)塊(SUB BLK) BOO到BkO被連接到該對全局位線GBLO與GBLXO之
間。每個(gè)子區(qū)塊具有相同的配置。子區(qū)塊BOO具有平行提供的一對局部位線LBL和LBLX、連接在該對局部位線之間的多(m+1)個(gè)存儲單元CO到Cm、連接在該對局部位線之間的局部預(yù)充電電路LPC和保持電路KP以及形成該對局部位線LBL和LBLX與該對全局位線GBLO和GBLXO的連接電路的全局連接晶體管GTx和GTrX。每個(gè)存儲單元是公知的靜態(tài)存儲單元，其具有其中兩個(gè)反相器的輸入端與輸出端彼此相連的觸發(fā)器和在觸發(fā)器的兩個(gè)連接節(jié)點(diǎn)與該對局部位線LBL和LBLX之間提供的兩個(gè)晶體管。兩個(gè)晶體管的柵極被連接到相應(yīng)字線WL，并且當(dāng)將行選擇信號施加到該字線時(shí)，使所述晶體管的柵極進(jìn)入導(dǎo)電(導(dǎo)通)狀態(tài)，且引起存儲單元被連接至該對位線LBL和LBLX的狀態(tài)。當(dāng)局部預(yù)充電信號LPRE轉(zhuǎn)變?yōu)長時(shí)，局部預(yù)充電電路LPC工作且將該對局部位線LBL和LBLX預(yù)充電至H，而當(dāng)LPRE處于H(關(guān)閉狀態(tài))時(shí)，局部預(yù)充電電路LPC不工作。保持電路KP將該對位線BL和BLX的H側(cè)上的位線保持在H。當(dāng)從區(qū)塊信號電路4輸出的全局選擇信號GWL處于H時(shí)，使全局連接晶體管GTr和GTrX進(jìn)入導(dǎo)電狀態(tài)，而當(dāng)全局選擇信號GWL處于L時(shí)，全局連接晶體管GTr和GTrX進(jìn)入截止?fàn)顟B(tài)。列電路CLO具有全局預(yù)充電電路GPC、寫入電路WC、延伸的連接晶體管ETr和ETrX、均衡器EQ和感測放大器SA。全局預(yù)充電電路GPC連接在該對全局位線GBLO與GBLXO之間，并且在全局預(yù)充電信號GPRE轉(zhuǎn)變?yōu)長時(shí)工作，并將該對全局位線GBLO和GBLXO預(yù)充電至H，而當(dāng)GPRE處于H時(shí)，全局預(yù)充電電路GPC不工作。當(dāng)從控制電路I輸出的寫入使能信號WEN處于H時(shí)，寫入電路WC工作，并根據(jù)寫入數(shù)據(jù)將WD和WDX設(shè)置為H和L或設(shè)置為L和H，并使該對全局位線GBLO和GBLXO進(jìn)入依據(jù)寫入數(shù)據(jù)的狀態(tài)。該對局部位線LBL和LBLX通過全局連接晶體管GTr和GTrX變?yōu)榕c該對全局位線GBLO和GBLXO的狀態(tài)相對應(yīng)的狀態(tài)。隨后，寫入目標(biāo)存儲單元被連接到該對局部位線LBL和LBLX，并進(jìn)入依據(jù)寫入數(shù)據(jù)的狀態(tài)。本實(shí)施例的寫入操作與其中該對位線被形成為分級結(jié)構(gòu)的普通SRAM的寫入操作相同，且因此省略了進(jìn)一步說明。延伸的連接晶體管ETr和ETrX形成了該對全局位線GBLO和GBLXO和與該對全局位線GBLO和GBLXO相對應(yīng)地提供的一對延伸的位線RDO和RDXO的連接電路。當(dāng)從控制電路I輸出的感測放大器啟動信號SAE處于L時(shí)，使延伸的連接晶體管ETr和ETrX進(jìn)入導(dǎo)電(導(dǎo)通)狀態(tài)，而當(dāng)感測放大器啟動信號SAE處于H時(shí)，處于斷電(截止)狀態(tài)。當(dāng)從控制電路I輸出的感測放大器啟動信號SAE處于H時(shí)，感測放大器SA進(jìn)入工作狀態(tài)，并將該對延伸的位線RDO和RDXO的高壓側(cè)放大至H且將低壓側(cè)放大至L，而當(dāng)SAE處于L(關(guān)閉狀態(tài))時(shí)，感測放大器SA不工作。當(dāng)全局預(yù)充電信號GPRE處于L時(shí)，均衡器EQ短路并且使該對位線BL和BLX進(jìn)入H狀態(tài)，而當(dāng)均衡信號EQD處于H(關(guān)閉狀態(tài))時(shí)，均衡器EQ不工作。圖5為示出基本SRAM的操作的時(shí)序圖。該操作與時(shí)鐘CLK同步地執(zhí)行。首先，說明讀取操作，且在讀取操作期間，寫入電路WC處于關(guān)閉狀態(tài)，因此，不說明寫入電路WC的操作。將說明存取存儲單元CO并讀取所存儲的數(shù)據(jù)的情況，然而，相反的情況亦然。假定存儲單元CO處于如下狀態(tài)其連接到局部位線LBL的節(jié)點(diǎn)處于L(VSS)且連接到LBLX的節(jié)點(diǎn)·處于 H(VDD)。在CLK 上升之前，將 LBL、LBLX, GBLO, GBLXO, RDO 和 RDXO 重置為 H。與CLK的上升同步地，LPRE和GPRE變?yōu)镠，且同時(shí)，將行選擇信號施加到字線WLO且WLO變?yōu)镠。此時(shí)，GWL、SAE和WEN處于L。因?yàn)長PRE和GPRE轉(zhuǎn)變?yōu)镠，所以局部預(yù)充電電路LPC、全局預(yù)充電電路GPC和均衡器EQ進(jìn)入關(guān)閉狀態(tài)。因?yàn)镚WL處于L，所以GTr和GTrX處于截止?fàn)顟B(tài)。另外，因?yàn)镾AE處于L，所以感測放大器SA處于關(guān)閉狀態(tài)，且ETr和ETrX處于導(dǎo)電狀態(tài)。因?yàn)閃LO變?yōu)镠，所以使存儲單元CO的連接晶體管進(jìn)入導(dǎo)電狀態(tài)，且處于L狀態(tài)的節(jié)點(diǎn)被連接到LBL而處于H狀態(tài)的節(jié)點(diǎn)被連接到LBLX。因?yàn)槭惯B接到LBL的存儲單元CO的N溝道晶體管進(jìn)入導(dǎo)電狀態(tài)，所以LBL變?yōu)長(VSS)。此后，停止施加行選擇信號，并與WLO轉(zhuǎn)變?yōu)長同步地，GffL變?yōu)镠。響應(yīng)于此，處于L狀態(tài)的局部位線LBL、處于H狀態(tài)的全局位線GBLO和延伸的全局位線RDO被連接，電荷共享發(fā)生，且全局位線GBLO和延伸的全局位線RDO的電壓下降了與相對于局部位線的電容比相對應(yīng)的量。與此同時(shí)，局部位線LBL的電壓通過電荷共享而增加。局部位線LBLX、全局位線GBLXO和延伸的全局位線RDXO全部處于H，且因此，它們不會改變。在全局位線GBLO和延伸的全局位線RDO的電壓下降之后，感測放大器啟動信號SAE變?yōu)镠。由于這樣，使得該對延伸的全局位線RDO和RDXO與該對全局位線GBLO和GBLXO斷開。該對局部位線LBL和LBLX以及該對全局位線GBLO和GBLXO維持連接狀態(tài)。因此，該對局部位線LBL和LBLX以及該對全局位線GBLO和GBLXO維持那個(gè)時(shí)刻的電壓。因?yàn)楦袦y放大器啟動信號SAE變?yōu)镠，所以感測放大器SA工作并將延伸的全局位線RDO的電壓變?yōu)長。延伸的全局位線RDXO的電壓被保持在H。列開關(guān)CSO通過總線DB和DBX從數(shù)據(jù)I/O 6輸出該對延伸的全局位線RDO和RDXO的狀態(tài)。此后，感測放大器啟動信號SAE變?yōu)長，且與此同時(shí)，LPRE和GPRE變?yōu)長。響應(yīng)于此，感測放大器進(jìn)入關(guān)閉狀態(tài)，且LPC、GPC和EQ將該對局部位線LBL和LBLX、該對全局位線GBLO和GBLXO以及該對延伸的全局位線RDO和RDXO初始化為H。以此方式，使得進(jìn)入執(zhí)行讀取操作的狀態(tài)。在圖5中，也示出了寫入操作，然而，在寫入時(shí)的操作與具有常規(guī)分級位線結(jié)構(gòu)的SRAM的寫入操作相同，且因此，省略其說明。在基本SRAM中，關(guān)于與該對全局位線GBLO和GBLXO以及該對延伸的全局位線RDO和RDXO的讀取相伴隨的電壓的改變量，振幅量是由該對局部位線LBL和LBLX之間的電容比決定的。該對局部位線BL和BLX的電容相當(dāng)小。因此，即使存儲單元的N溝道晶體管的特性有變化，也可以在短暫的時(shí)間內(nèi)將該對局部位線LBL和LBLX變?yōu)長，且因此，存儲單元的N溝道晶體管的特性變化沒有影響。因此，可以抑制位線的振幅量并降低功率。將進(jìn)一步詳細(xì)說明通過基本SRAM獲得的效果。首先，說明功率降低效果。當(dāng)如在基本SRAM中使用分級位線結(jié)構(gòu)時(shí)，通常，該對局部位線LBL和LBLX的預(yù)充電/放電功率與該對全局位線GBLO和GBLXO以及該對延伸的全局位線RDO和RDXO的預(yù)充電/放電功率之和等于用于讀取SRAM的一位的功率。然而，在基本SRAM中，可以消除該對全局位線GBLO和GBLXO以及該對延伸的全局 位線RDO和RDXO的預(yù)充電/放電功率。這參照圖6中的時(shí)序圖來說明。圖6為圖5的時(shí)序圖的一部分的放大視圖。使該對全局位線GBLO和GBLXO進(jìn)入與存儲在存儲單元中的數(shù)據(jù)相對應(yīng)的狀態(tài)的相位是放電相位(Dis-Charge相位)，且使該對全局位線GBLO和GBLXO進(jìn)入H狀態(tài)的相位是預(yù)充電相位(Pre-Charge相位)。在基本SRAM中，通過將行選擇信號施加到字線以使存儲單元的連接晶體管進(jìn)入導(dǎo)電狀態(tài)來將局部位線LBL和LBLX中一條位線的電壓降到L(VSS)。此后，停止施加行選擇信號以使連接晶體管截止，并使局部位線LBL和LBLX中一條位線進(jìn)入處于L的浮動狀態(tài)(floating state)。此后，GffL轉(zhuǎn)變?yōu)镠以使GTr和GTrX進(jìn)入導(dǎo)電狀態(tài)，且使得在該對局部位線LBL和LBLX、該對全局位線GBLO和GBLXO以及該對延伸的全局位線RDO和RDXO之間發(fā)生電荷共享，且該對全局位線GBLO和GBLXO以及該對延伸的全局位線RDO和RDXO的電壓被放大。此時(shí)的電壓改變僅將該對全局位線GBLO和GBLXO以及該對延伸的全局位線RDO和RDXO中剩余的電荷的部分(對應(yīng)于Vtm)移動到局部位線LBL和LBLX，且因此，不消耗功率。此時(shí)，該對局部位線LBL和LBLX的電壓上升了對應(yīng)于V·的量。圖6示出GBL的電荷已被移動到LBL。如上所述，在執(zhí)行了放電相位(Dis-Charge相位)中的操作之后的預(yù)充電相位(Pre-Charge相位)中，該對局部位線LBL和LBLX、該對全局位線GBLO和GBLXO以及該對延伸的全局位線RDO和RDXO被預(yù)充電到H(VDD)。局部位線LBL此時(shí)的電荷量為VDD-V1^且全局位線GBL和延伸的全局位線RDO此時(shí)的電荷量為V·。預(yù)充電時(shí)的電荷量與當(dāng)將局部位線LBL從VSS充電到VDD時(shí)的電荷量相同。因此，在放電相位(Dis-Charge相位)與預(yù)充電相位(Pre-Charge相位)二者期間,全局位線GBL不消耗功率。接下來，說明具有圖I所示的普通電路配置的SRAM和基本SRAM的功率降低效果。功耗由等式P = CV2表達(dá)。如果將與存儲單元中一個(gè)單元相對應(yīng)的該對位線的電容取為C%，那么該對位線BL的電容為行數(shù)X列數(shù)XC^。在讀取時(shí)，當(dāng)位線的平均振幅量=VDD/2，行數(shù)=128，且列數(shù)=4時(shí)，與圖I中的SRAM的一位相對應(yīng)的讀取時(shí)的功耗如下。圖I 中的電路的讀取時(shí)功耗=4X128XCblX0. 5XVDD2 = 256XCBLXVDD2。接下來，說明與基本SRAM的一位相對應(yīng)的讀取時(shí)的功耗。如前所述，在基本SRAM中，該對全局位線GBLO和GBLXO不消耗功率，且因此，優(yōu)選地僅考慮該對局部位線LBL和LBLX中的功率。如果圖4中k = 8且m = 16，那么當(dāng)局部位線的行數(shù)=16且列數(shù)=4時(shí)的功耗如下?；維RAM 中讀取時(shí)的功耗=4X 16XCblXVDD2 = 64XCBLXVDD2。因此，在基本SRAM中，與圖I中的普通SRAM的功耗相比，可以將讀取時(shí)的功耗降低到1/4。接下來，參照圖7A和圖7B說明不良穩(wěn)定性的改進(jìn)效果。圖7A示出圖I所示的普通SRAM的情況，且圖7B示出基本SRAM的情況。在圖7A中，g和k示出存儲單元的晶體管的特性為正常的情況，且h和I示出存儲單元的晶體管的特性為不良的情況。在圖7B中，m和q示出存儲單元的晶體管的特性為正常的情況，且η和r示出 存儲單元的晶體管的特性為不良的情況。如圖7A所示，在普通SRAM的情況下，位線BL的電容大，換句話說，多個(gè)存儲單元被連接到BL，且因此，位線BL的電壓僅逐漸下降。因此，當(dāng)從特性不良的存儲單元讀取數(shù)據(jù)時(shí)，位線BL的電壓不會充分下降并且處于接近VDD的狀態(tài)。應(yīng)用于制造SRAM的先進(jìn)工藝等具有大的隨機(jī)變化，因此，取決于存儲單元內(nèi)的六個(gè)晶體管的某種平衡，存在單元的值被反轉(zhuǎn)且產(chǎn)生錯(cuò)誤讀取的情況。與此相反，在基本SRAM中，如圖7B所示，在存儲單元的值被反轉(zhuǎn)之前位線BL的電壓下降到VSS，且因此，防止了錯(cuò)誤讀取。原因在于連接到位線BL的存儲單元數(shù)目小并且線長度短，因此電容小。由于位線BL在反轉(zhuǎn)之前下降到VSS，因此數(shù)據(jù)L被寫回到存儲單元作為結(jié)果，且因此，抑制了不良穩(wěn)定性并提高了可靠性。在以上給出的說明中，假定與多對全局位線相對應(yīng)地提供的列電路同時(shí)工作，然而，也可以對將要被存取的存儲單元所屬的列中的列電路進(jìn)行操作。如上面所說明的，當(dāng)通過利用局部位線與全局位線之間的電荷共享來執(zhí)行讀取操作時(shí)，僅累積在該全局位線與該局部位線之間的電荷的一部分被移動，因此，不消耗功率。另外，在放電相位(Dis-Charge相位)與預(yù)充電相位(Pre-Charge相位)二者的時(shí)段期間，全局位線不會消耗功率。因此，為了進(jìn)一步降低功耗，希望縮短該對局部位線并延長全局位線。然而，全局位線的振幅量是由局部位線與全局位線之間的電容比決定的，且因此，當(dāng)縮短了局部位線時(shí)，還需要縮短全局位線。原因在于，優(yōu)選的是要確保位線之間的最小電位差以操作感測放大器。當(dāng)縮短了全局位線時(shí)，優(yōu)選的是提供大量電路，如感測放大器和寫入電路(寫入驅(qū)動器)，從而增加了宏觀尺寸，并因此使功耗的降低效果減弱。另外，難以設(shè)計(jì)出大容量SRAM。以下說明的實(shí)施例的SRAM解決了這個(gè)問題。第一實(shí)施例的SRAM具有與圖3所示的基本SRAM類似的普通配置。圖8為示出第一實(shí)施例的SRAM的存儲單元矩陣的配置的圖。圖8示出與圖4所示的一列相對應(yīng)的電路的四列。實(shí)際上，提供了多個(gè)這樣的列。每個(gè)列具有多對的全局位線GBL〈0>/GBLX〈0>到GBL〈3>/GBLX〈3>和多對的延伸的位線RD〈0>/RDX〈0>到RD〈3>/RDX〈3>。彼此對應(yīng)的成對全局位線和成對延伸的位線分別通過延伸的連接晶體管連接。多(k+1)個(gè)子區(qū)塊(SUB BLK)B03至Bk3被連接到該對全局位線GBL〈3>與GBLX〈3>之間，且在其它列中，多個(gè)子區(qū)塊類似地被連接。另外，與每個(gè)子區(qū)塊相對應(yīng)地，提供了包括全局連接晶體管的全局連接電路GC。雖然在圖4中將全局連接晶體管示意性圖示為被提供在子區(qū)塊內(nèi)，但是在此處，將其示意性圖示為被提供在子區(qū)塊外部，然而，不存在實(shí)質(zhì)的差
巳另外，一個(gè)全局寫入電路GWC被連接在該對全局位線GBL〈3>與GBLX〈3>之間，且在其它列中，一個(gè)全局寫入電路GWC類似地被連接。此外，一個(gè)全局感測放大器GSA被連接在該對延伸的位線RD〈3>與RDX〈3>之間，且在其它列中，一個(gè)全局感測放大器GSA類似地被連接。例如，子區(qū)塊Bk3具有平行提供的一對局部位線LBL〈3>和LBLX〈3>、連接在該對局部位線之間的多(m+1)個(gè)存儲單元CO到Cm、連接在該對局部位線之間的局部預(yù)充電電路、位線(BL)電容共享電路BC以及寫入電路(寫入驅(qū)動器)WC。如圖 4中，還可提供保持電路。其它子區(qū)塊也具有相同配置。BL電容共享電路BC具有兩個(gè)N溝道晶體管，且這兩個(gè)N溝道晶體管的漏極連接到局部位線LBL〈3>或LBLX〈3>，且其源極連接到公共(common)連接線CLN。公共連接線CLN以共享方式連接到與四個(gè)列相對應(yīng)的子區(qū)塊的BL電容共享電路BC的N溝道晶體管的源極。然而，公共連接線CLN可以連接到四個(gè)以外的數(shù)目的列的BL電容共享電路BC的N溝道晶體管的源極。圖9為詳細(xì)示出關(guān)于圖8所示的兩側(cè)上的列〈0>和列〈3>的一個(gè)存儲單元CO、預(yù)充電電路、BL電容共享電路BC、寫入驅(qū)動器WC和全局連接電路GC的圖。存儲單元CO具有與圖I所示的存儲單元相同的電路配置，且為由六個(gè)MOS晶體管形成的常規(guī)靜態(tài)存儲單元。預(yù)充電電路和寫入驅(qū)動器WC具有與圖4所示的示例中的配置稍有不同的配置，然而，具有類似的功能且是廣為人知的電路，因此省略說明。全局連接電路GC具有連接在該對局部位線與該對全局位線之間的傳輸門(transfer gate)。傳輸門由連接信號控制。例如，傳輸門被提供在該對局部位線LBL〈3>和LBLX〈3>與該對全局位線GBL〈3>和GBLX〈3>之間，且連接狀態(tài)由連接信號GC〈3>控制。其它列的全局連接電路GC的傳輸門相同，且每列的連接信號是獨(dú)立的，并且可以彼此獨(dú)立地控制每列的傳輸門。在圖8和圖9中，使用具有N溝道晶體管和P溝道晶體管的傳輸門，然而，也可以僅使用N溝道晶體管或P溝道晶體管來取代傳輸門。BL電容共享電路BC具有與圖I和圖4所示的感測放大器相同的配置，并且兩個(gè)N溝道晶體管的源極連接到公共連接線CLN且工作狀態(tài)由局部感測放大器啟動信號LSAE控制。如以上說明的，第一實(shí)施例的SRAM的基礎(chǔ)配置類似于基本SRAM。然而，第一實(shí)施例的SRAM與基本SRAM的不同之處在于，提供了公共連接線CLN并且在每個(gè)子區(qū)塊的BL電容共享電路BC內(nèi)提供的感測放大器SA的N溝道晶體管的源極被連接到公共連接線CLN。圖10為示出第一實(shí)施例的SRAM的操作的時(shí)序圖。在圖10中，說明以下情況作為示例，其中選擇圖9中的左側(cè)的列〈3>并執(zhí)行寫入操作和讀取操作。所述操作與時(shí)鐘CLK同步地執(zhí)行。當(dāng)讀取操作開始時(shí)，LSAE、GC〈3>、C0L〈3>、GSAE〈3>和GWE〈3>處于L (低)。在讀取操作期間，無論哪列都將LWE和GWE維持在L。在讀取操作期間，將其它列的GC、C0L和GSAE維持在L。由于這樣，該對局部位線LBL〈3>/LBLX〈3>、該對全局位線GBL〈3>/GBLX〈3>和該對延伸的全局位線RD〈3>/RDX〈3>分別處于已充電到VDD (H :高)的狀態(tài)。GBL〈3>/GBLX〈3>處于連接到RD〈3>/RDX〈3>的狀態(tài)。與CLK的上升同步地，局部預(yù)充電信號LPRE變?yōu)閂DD且行選擇信號WL變?yōu)镠，且寫入數(shù)據(jù)WD/WDX被設(shè)置。當(dāng)LPRE轉(zhuǎn)變?yōu)長時(shí)，PC關(guān)閉且LBL〈3>和LBLX〈3>進(jìn)入分離狀態(tài)(separated state)。當(dāng)子區(qū)塊內(nèi)的任何WL轉(zhuǎn)變?yōu)镠時(shí)，每列的WL已被轉(zhuǎn)變?yōu)镠的存儲單元的狀態(tài)由該對局部位線讀取，且每列的該對局部位線的電位改變，且進(jìn)一步地，LSAE變?yōu)镠并且放大那時(shí)的電位差并將其中一個(gè)轉(zhuǎn)變?yōu)镠而將另一個(gè)轉(zhuǎn)變?yōu)閂SS (L :低)。此時(shí)，在本實(shí)施例中，感測放大器SA的N溝道晶體管中的、被連接到電位已下降并接近VSS的局部位線的一個(gè)N溝道晶體管導(dǎo)通，且引起將電位已下降的局部位線連接到公共連接線CLN的狀態(tài)。此狀態(tài)不限于所選定的列，且在其它列中同樣如此。圖9示出以下狀態(tài)，其中LBL〈3>已轉(zhuǎn)變?yōu)镠且LBLX〈3>已轉(zhuǎn)變?yōu)長，并且LBLX〈3>被連接到CLN，LBL〈0>已轉(zhuǎn)變?yōu)長且LBLX〈0>已轉(zhuǎn)變?yōu)镠，并且LBLX〈0>被連接到CLN，且被連接的局部位線以虛線表示。圖8示出以下狀態(tài)，其中LBL〈3>已轉(zhuǎn)變?yōu)镠且LBLX〈3>已轉(zhuǎn)變?yōu)長，LBL〈0>到LBL〈2>已轉(zhuǎn)變?yōu)長，且LBLX〈0>到LBLX〈2>已轉(zhuǎn)變?yōu)镠。因此，進(jìn)入處于L的四條局部位線被連接 的狀態(tài)，且因此，引起了處于L的局部位線的電容增大到四倍的狀態(tài)。換句話說，LBLX<3>具有長度為四倍的局部位線的電容，因?yàn)槠渌械腖BL〈0>到LBL〈2>被連接。此后，LSAE和WL變?yōu)長。即使在LSAE變?yōu)長時(shí)，也維持LBL〈0>到LBL〈2>連接至LBLX〈3>的狀態(tài)。當(dāng)WL變?yōu)長時(shí)，讀取被執(zhí)行的行的存儲單元被從該對局部位線斷開，并維持那時(shí)的狀態(tài)。另一方面，在LSAE變?yōu)長之后，寫入目標(biāo)的選定列的GC〈3>和C0L〈3>變?yōu)镠，且 LBL〈3>/LBLX〈3> 進(jìn)入連接到 GBL〈3>/GBLX〈3> 的狀態(tài)。因?yàn)檫@樣，在 LBL〈3>/LBLX〈3>與GBL〈3>/GBLX〈3>之間以及LBL〈3>/LBLX〈3>與RD〈3>/RDX〈3>之間發(fā)生電荷共享，且GBL〈3>/GBLX〈3>和RD〈3>/RDX〈3>中的一個(gè)的電位下降了對應(yīng)于電容比的量。例如，當(dāng)LBLX〈3>處于L時(shí)，LBLX〈3>和RDX〈3>的電位下降，且GBL〈3>和RD〈3>的電位維持在H。此操作與基本SRAM的情況相同，然而，在本實(shí)施例中，LBLX〈3>被連接至LBLX〈0>到LBLX〈2>，且電容增加四倍，且因此，可以增加GBLX〈3>和RDX〈3>的電位下降的量。另外，如果電位下降量相同，那么可以增加該對局部位線的長度。即使LBL〈3>和GBL〈3>以及LBL〈3>和RD〈3>被連接，二者的電位也為VDD，且因此，電位幾乎不改變。當(dāng)電荷共享發(fā)生且GBL〈3>/GBLX〈3>和RD〈3>/RDX〈3>中的一個(gè)的電位下降了對應(yīng)于電容比的量時(shí)，GC<3>和C0L〈3>被變?yōu)長，此外，該對延伸的全局位線被從該對全局位線斷開。然后，GSAE〈3>變?yōu)镠，且GSA將GBLX〈3>和RDX〈3>中的一個(gè)的電位降到L。LBL<3>/LBLX<3>和GBX〈3>/GBLX〈3>維持電位已稍微下降的狀態(tài)。另一方面，所選定列之外的列的LBL〈0>/LBLX〈0>到LBL〈2>/LBLX〈2>進(jìn)入處于L的那側(cè)的電位已通過電荷共享而稍有上升的狀態(tài)，然而，WL處于L，且因此，存儲單元的狀態(tài)不受影響。當(dāng)GC〈3>、C0L<3> 和 GSAE〈3> 變?yōu)?L 時(shí)，LBL〈0>/LBLX〈0> 到 LBL〈3>/LBLX〈3>、GBL<0>/GBLX<0> 到 GBL〈3>/GBLX〈3> 和 RD〈0>/RDX〈3> 被分別充電到 VDD。當(dāng)寫入操作開始時(shí)，LSAE、LWE、GC〈3>、C0L〈3>、GSAE<3>和 GWE〈3> 處于 L (低)。在寫入操作期間，無論哪列都將GSAE維持在L。在寫入操作期間，將其它列的GC、C0L、GSAE和GWE維持在L。由于這樣，使得該對局部位線LBL〈3>/LBLX〈3>、該對全局位線GBL〈3>/GBLX<3>和該對延伸的全局位線RD〈3>/RDX〈3>分別處于已充電到VDD的狀態(tài)。GBL〈3>/GBLX<3>處于連接到RD〈3>/RDX〈3>的狀態(tài)。與CLK的上升同步地，局部預(yù)充電信號LPRE變?yōu)镠 (高)且行選擇信號WL變?yōu)镠，且寫入數(shù)據(jù)WD/WDX被設(shè)定。當(dāng)LPRE轉(zhuǎn)變?yōu)镠時(shí)，PC關(guān)閉且LBL〈3>和LBLX〈3>進(jìn)入分離狀態(tài)。當(dāng)子區(qū)塊內(nèi)的任何WL轉(zhuǎn)變?yōu)镠時(shí)，每列的WL已被轉(zhuǎn)變?yōu)镠的存儲單元的狀態(tài)被讀取，且每列的該對局部位線的電位改變，且進(jìn)一步地，LSAE變?yōu)镠并且放大那時(shí)的電位差，并將其中一個(gè)轉(zhuǎn)變?yōu)閂DD而將另一個(gè)轉(zhuǎn)變?yōu)閂SS。此時(shí)，LBLX〈3>如同讀取時(shí)一樣進(jìn)入連接至LBLX〈0>到LBLX〈2>的狀態(tài)。此后，LSAE變?yōu)長。另一方面，在LSAE變?yōu)長之后，寫入目標(biāo)的選定列的C0L〈3>和GWE<3>變?yōu)镠，且GBL〈3>/GBLX〈3>變?yōu)榕c數(shù)據(jù)WD/WDX相對應(yīng)的狀態(tài)。與此并行地，GC〈3>變?yōu)镠，且LBL〈3>/LBLX〈3>進(jìn)入連接到GBL〈3>/GBLX〈3>的狀態(tài)和與WD/WDX相對應(yīng)的狀 態(tài)。此時(shí)，當(dāng)SA的N溝道晶體管由于LBLX〈3> (公共連接線CLN)的電位上升而截止時(shí)，連接至LBLX〈3>的LBLX〈0>到LBLX〈2>被從CLN斷開。當(dāng)可以通過寫入驅(qū)動器WC將LBL〈3>/LBLX<3>設(shè)定為GBL〈3>/GBLX〈3>的狀態(tài)時(shí)，也可將GC〈3>維持在L。另外，其中選定列的WL已轉(zhuǎn)變?yōu)镠的存儲單元變?yōu)榕cLBL〈3>/LBLX〈3>相對應(yīng)的狀態(tài)，且可以將數(shù)據(jù)WD/WDX寫入到寫入目標(biāo)的存儲單元。另一方面，除選定列之外的列中的LBL〈0>/LBLX〈0>到LBL〈2>/LBLX〈2>進(jìn)入與WL已轉(zhuǎn)變?yōu)镠的存儲單元的存儲數(shù)據(jù)相對應(yīng)的狀態(tài)，并且被從GBL〈0>/GBLX〈0>到GBL〈2>/GBLX〈2>斷開，且因此維持該狀態(tài)。當(dāng)WL變?yōu)長時(shí)，WL處于H的存儲單元存儲那時(shí)的狀態(tài)。由于這樣，選定列的存儲單元進(jìn)入與數(shù)據(jù)WD/WDX相對應(yīng)的狀態(tài)，而其它列中的存儲單元維持所存儲的狀態(tài)。在WL 變?yōu)?L 的同時(shí)，LPRE、LffE、GC〈3>、C0L<3> 和 GWE〈3> 變?yōu)?L，且 LBL〈0>/LBLX〈0>到 LBL〈3>/LBLX〈3>、GBL〈0>/GBLX〈0> 到 GBL〈3>/GBLX〈3> 和 RD〈0>/RDX〈3> 被分別充電到 H。在上述第一實(shí)施例中，BL電容共享電路BC由感測放大器來實(shí)現(xiàn)，然而，也可以由另外的電路實(shí)現(xiàn)。下文中，將說明BL電容共孚電路BC由另一電路實(shí)現(xiàn)的實(shí)施例的SRAM。第二實(shí)施例的SRAM具有與第一實(shí)施例的SRAM的配置類似的普通配置，且僅BL電容共享電路BC的配置不同。圖11為詳細(xì)示出關(guān)于第二實(shí)施例的SRAM的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存儲單元CO、預(yù)充電電路、BL電容共享電路Be、寫入驅(qū)動器WC和全局連接電路GC的圖。如示意性所示，BL電容共享電路BC具有感測放大器SA和共享連接電路BCA。感測放大器SA為圖I所示的感測放大器，且與第一實(shí)例的感測放大器的不同之處在于未連接到公共連接線CLN，其它的相同，因此省略說明。共享連接電路BCA具有兩個(gè)N溝道晶體管和串聯(lián)連接在電源VDD與GND之間的兩列的兩個(gè)P溝道晶體管與一個(gè)傳輸門。這兩個(gè)N溝道晶體管連接在該對局部位線與公共連接線CLN之間，且柵極連接到P溝道晶體管與傳輸門的連接節(jié)點(diǎn)。第一級中的P溝道晶體管的柵極分別連接到該對局部位線。第二級中的P溝道晶體管和傳輸門的柵極輸入端中的一個(gè)輸入端連接到相對輸出側(cè)上的寫入驅(qū)動器WC的輸出控制信號端子。作為經(jīng)反轉(zhuǎn)局部預(yù)充電信號LPRE的信號被施加到傳輸門的另一柵極。在共享連接電路BCA中，當(dāng)LPRE處于H、LffE處于L或者WC寫入與前一數(shù)據(jù)不同的數(shù)據(jù)并且局部位線轉(zhuǎn)變?yōu)長時(shí)，兩個(gè)N溝道晶體管導(dǎo)通。
第二實(shí)施例的SRAM根據(jù)圖10所示的時(shí)序圖來操作。將說明LSAE變?yōu)镠的情況。如圖10所示，在讀取操作時(shí)且當(dāng)LSAE變?yōu)镠時(shí)，LPRE和WL處于H且LWE處于L。當(dāng)LSAE變?yōu)镠時(shí)，該對局部位線中的一條位線變?yōu)長，且在共享連接電路BCA中，這兩個(gè)N溝道晶體管中連接到處于L的局部位線的晶體管導(dǎo)通。由于這樣，引起了四條局部位線被連接的狀態(tài)。在寫入操作時(shí)，在前一半執(zhí)行與讀取操作相同的操作，且在共享連接電路BCA中，這兩個(gè)N溝道晶體管中的一個(gè)晶體管導(dǎo)通且引起四條局部位線被連接的狀態(tài)。其它操作與第一實(shí)施例中的操作相同，因此省略說明。 在第二實(shí)施例中，BL電容共享電路BC具有感測放大器SA和共享連接電路BCA，然而，在不提供感測放大器SA的情況下也執(zhí)行相同的操作。當(dāng)在子區(qū)塊中不提供感測放大器時(shí)，操作與圖4所說明的基本SRAM的操作相同。在該情況下，與基本SRAM的差別在于共享連接電路BCA的兩個(gè)N溝道晶體管中的一個(gè)晶體管根據(jù)局部位線的電位導(dǎo)通，并且引起四條局部位線被連接的狀態(tài)。圖12為詳細(xì)示出關(guān)于第三實(shí)施例的SRAM的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存·儲單元CO、預(yù)充電電路、BL電容共享電路Be、寫入驅(qū)動器WC和全局連接電路GC的圖。如示意性所示，BL電容共享電路BC具有感測放大器SA和共享連接電路BCA。感測放大器SA為圖I所示的感測放大器，且與第一實(shí)例的感測放大器的不同之處在于未連接到公共連接線CLN，其它相同，因此省略說明。共享連接電路BCA具有兩個(gè)N溝道晶體管和串聯(lián)連接在電源VDD與GND之間的兩列的一個(gè)P溝道晶體管和N溝道晶體管。這兩個(gè)N溝道晶體管連接在該對局部位線與公共連接線CLN之間，且柵極連接到對應(yīng)列中的P溝道晶體管與N溝道晶體管的連接節(jié)點(diǎn)。第一級中的P溝道晶體管的柵極分別連接到該對局部位線。作為經(jīng)反轉(zhuǎn)局部預(yù)充電信號LPRE的信號被施加到形成所述列的晶體管的柵極。在該共享連接電路BCA中，當(dāng)LPRE處于H且局部位線轉(zhuǎn)變?yōu)長時(shí)，兩個(gè)N溝道晶體管導(dǎo)通。圖13為示出第三實(shí)施例的SRAM的操作的時(shí)序圖。讀取操作時(shí)的操作與圖10的時(shí)序圖的操作相同，因此省略說明。當(dāng)寫入操作開始時(shí)，WL、LSAE、GC〈3>和GSA〈3>處于L(低)。在寫入操作期間，無論哪列都將GSAE維持在L。在寫入操作期間，將其它列中的GC、C0L、GSAE和GWE維持在L。由于這樣，使得該對全局位線GBL〈3>/GBLX〈3>和該對延伸的全局位線RD〈3>/RDX〈3>分別處于已充電到H的狀態(tài)。GBL〈3>/GBLX〈3>處于連接到RD〈3>/RDX〈3>的狀態(tài)。該對局部位線LBL〈3>/LBLX〈3>維持其中一個(gè)處于H而另一個(gè)處于L的前一狀態(tài)。與CLK的上升同步地，LPRE, LWE、C0L<3>和GWE〈3>變?yōu)镠(高)且寫入數(shù)據(jù)WD/WDX被設(shè)定。當(dāng)LPRE轉(zhuǎn)變?yōu)镠時(shí)，PC關(guān)閉且LBL〈3>和LBLX〈3>進(jìn)入分離狀態(tài)。另外，寫入目標(biāo)的選定列的C0L〈3>和GWE〈3>變?yōu)镠并且GBL〈3>/GBLX〈3>變?yōu)榕c數(shù)據(jù)WD/WDX相對應(yīng)的狀態(tài)。與此并行地，GC<3>變?yōu)镠且LBL〈3>/LBLX〈3>進(jìn)入連接到GBL〈3>/GBLX〈3>的狀態(tài)和與WD/WDX相對應(yīng)的狀態(tài)。接下來，當(dāng)WL轉(zhuǎn)變?yōu)镠時(shí)，在選定列中，引起存儲單元連接到LBL〈3>/LBLX〈3>的狀態(tài)。另一方面，在未被選定的列中，WL已轉(zhuǎn)變?yōu)镠的存儲單元的狀態(tài)由該對局部位線讀取，且每列的該對局部位線的電位改變。在該狀態(tài)下，當(dāng)LSAE變?yōu)镠時(shí)，在選定列中，引起WL處于H的存儲器連接到LBL〈3>/LBLX〈3>的狀態(tài)，S卩，與WD/WDX相對應(yīng)的狀態(tài)。另一方面，在未被選定的列中，與存儲單元的讀取狀態(tài)相對應(yīng)的電位差被擴(kuò)大，且該對局部位線中的一條位線轉(zhuǎn)變?yōu)镠而另一條轉(zhuǎn)變?yōu)長。此時(shí)，LBLX〈3>進(jìn)入連接至LBLX〈0>到LBLX〈2>的狀態(tài)。此后，WL變?yōu)長且存儲單元保持那時(shí)的狀態(tài)。與此并行地，LPRE, LSAE, LffE,GC〈3>、C0L<3> 和 GWE<3> 變?yōu)?L，且 LBL〈0>/LBLX〈0> 到 LBL〈3>/LBLX〈3>、GBL〈0>/GBLX〈0>到 GBL〈3>/GBLX〈3> 和 RD〈0>/RDX〈3> 分別被充電到 VDD。圖14為示出第四實(shí)施例的SRAM的存儲單元矩陣的配置的圖。第四實(shí)施例的SRAM·
與第一實(shí)施例的SRAM的不同之處在于從子區(qū)塊BOO到BkO......B03到Bk3中去除了寫
入驅(qū)動器WC，并且全局連接電路GC具有N溝道晶體管來取代傳輸門。圖15為詳細(xì)示出關(guān)于圖14所示的兩側(cè)上的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存儲單元CO、預(yù)充電電路、BL電容共享電路BC和全局連接電路GC的圖。BL電容共享電路BC如第一實(shí)施例中一樣包括感測放大器，并且通過公共連接線CLN被連接到另一列的感測放大器。第四實(shí)施例的SRAM根據(jù)圖10的時(shí)序圖來操作。圖16為詳細(xì)不出關(guān)于第五實(shí)施例的SRAM中的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存儲單元CO、預(yù)充電電路、BL電容共享電路BC和全局連接電路GC的圖。第五實(shí)施例的SRAM與第三實(shí)施例的SRAM的不同之處在于，從子區(qū)塊BOO到BkO......B03到Bk3中去除了寫入驅(qū)動器WC。第五實(shí)施例的SRAM根據(jù)圖13的時(shí)序圖來操作。圖17為示出第六實(shí)施例的SRAM的存儲單元矩陣的配置的圖。第六實(shí)施例的SRAM與第一實(shí)施例的SRAM的不同之處在于，四列的四對全局位線GBL<0>/GBLX<0>到GBL〈3>/GBLX〈3>在端部被整合成一對全局位線GBL/GBLX。在第六實(shí)施例的SRAM中，根據(jù)這些對全局位線的整合，延伸的全局位線對RD〈0>/RDX〈0>到RD〈3>/RDX<3>被整合為一對延伸的全局位線RD/RDX。另外，在第六實(shí)施例的SRAM中，激活每列的寫入驅(qū)動器WC的LWE被分離為LWE〈0>到LWE〈3>，且因此，可以獨(dú)立地控制每個(gè)寫入驅(qū)動器WC的操作狀態(tài)。另外，第六實(shí)施例的SRAM控制全局寫入電路GWC的操作狀態(tài)，全局預(yù)充電GPRE被整合到該全局寫入電路GWC以取代C0L〈0>到⑶L〈3>。圖18為詳細(xì)示出關(guān)于圖17所示的兩側(cè)上的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存儲單元CO、預(yù)充電電路、BL電容共享電路BC、寫入驅(qū)動器WC和全局連接電路GC的圖。圖19為示出第六實(shí)施例的SRAM的操作的時(shí)序圖。如圖19所示，在第六實(shí)施例中，在寫入操作時(shí)，LWE〈3>和GPRE變?yōu)镠，且在與GC〈3>和GWE的定時(shí)相同的定時(shí)處返回到L。該操作的說明與第一實(shí)施例的說明相同，且因此被省略。第七實(shí)施例的SRAM具有與圖17所示的第六實(shí)施例的SRAM類似的配置，且BL電容共享電路BC具有與第二實(shí)施例的BL電容共享電路BC相同的配置。圖20是詳細(xì)示出關(guān)于第七實(shí)施例的SRAM中的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存儲單元CO、預(yù)充電電路、BL電容共享電路Be、寫入驅(qū)動器WC和全局連接電路GC的圖。第七實(shí)施例的SRAM具有類似于第六實(shí)施例的SRAM的普通配置，且BL電容共享電路BC類似于第二實(shí)施例中所說明的BL電容共享電路BC，且因此省略說明。
第七實(shí)施例的SRAM根據(jù)圖19中的時(shí)序圖操作。第八實(shí)施例的SRAM具有類似于第六實(shí)施例的SRAM的配置，且BL電容共享電路BC具有與第三實(shí)施例的BL電容共享電路BC相同的配置。圖21為詳細(xì)示出關(guān)于第八實(shí)施例的SRAM中的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存儲單元CO、預(yù)充電電路、BL電容共享電路Be、寫入驅(qū)動器WC和全 局連接電路GC的圖。圖22為示出第八實(shí)施例的SRAM的操作的時(shí)序圖。如圖22所示，在第八實(shí)施例中，在寫入操作時(shí)，LWE〈3>和GPRE變?yōu)镠，且在與GC〈3>和GWE的定時(shí)相同的定時(shí)處返回到L。該操作的說明與第三實(shí)施例的說明相同，且因此被省略。圖23為示出第九實(shí)施例的SRAM的存儲單元矩陣的配置的圖。第九實(shí)施例的SRAM與第四實(shí)施例的SRAM的不同之處在于，四列的四對全局位線GBL<0>/GBLX<0>到GBL〈3>/GBLX〈3>在端部被整合為一對全局位線GBL/GBLX。如第六實(shí)施例中那樣來執(zhí)行該對全局位線、該對延伸的全局位線、全局寫入電路和全局感測放大器的整合。圖24為詳細(xì)示出關(guān)于圖23所示的兩側(cè)上的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存儲單元CO、預(yù)充電電路、BL電容共享電路BC和全局連接電路GC的圖。第九實(shí)施例的SRAM具有類似于第四實(shí)施例的SRAM的普通配置，且對于全局位線對等的整合類似于第六實(shí)施例的整合，且因此省略說明。第九實(shí)施例的SRAM根據(jù)圖10的時(shí)序圖來操作。圖25為詳細(xì)示出關(guān)于第十實(shí)施例的SRAM的兩側(cè)上的列〈0>和列〈3>的子區(qū)塊內(nèi)的一個(gè)存儲單元CO、預(yù)充電電路、BL電容共享電路BC和全局連接電路GC的圖。第十實(shí)施例的SRAM具有類似于第五實(shí)施例的SRAM的配置的普通配置，且對于全局位線對等的整合類似于第六實(shí)施例的整合，且因此省略說明。第十實(shí)施例的SRAM根據(jù)圖13的時(shí)序圖來操作。對于本領(lǐng)域技術(shù)人員來說可以容易地理解，即使在上文說明的每個(gè)單元的配置的組合被改變并被使用時(shí)，其它配置也可以是有效的。例如，可以任意地設(shè)置由公共連接線CLN連接的列的數(shù)目。將位線對配置為分級結(jié)構(gòu)以減少功耗是已知的，然而，要執(zhí)行放大以使得所述位線具有足夠大的容量來處理大的振幅改變，因此，功耗沒有得到充分降低。根據(jù)本發(fā)明的實(shí)施例，實(shí)現(xiàn)了在保持操作速度和可靠性的同時(shí)降低了功耗的SRAM。在根據(jù)實(shí)施例的SRAM中，在改變了一對局部位線(其中每對位線包括相當(dāng)?shù)偷娜萘?的電壓之后，具有低電壓的所述對的局部位線被彼此連接，且全局位線進(jìn)一步被連接以便由于電荷共享而改變?nèi)治痪€的電壓。
權(quán)利要求
1.一種靜態(tài)RAM,包括 多條字線； 多對局部位線； 與所述多對局部位線和所述多條字線的交叉點(diǎn)相對應(yīng)地排列的多個(gè)存儲單元； 針對所述多對局部位線中的每對布置的電容共享電路； 連接多個(gè)電容共享電路的公共連接線；和 連接到所述多對局部位線的全局位線對，其中 所述電容共享電路包括連接在彼此相對應(yīng)的局部位線對與所述公共連接線之間的兩個(gè)N溝道晶體管。
2.根據(jù)權(quán)利要求I所述的靜態(tài)RAM，其中 所述多個(gè)靜態(tài)存儲單元根據(jù)施加到對應(yīng)字線的行選擇信號而被連接到對應(yīng)的局部位線對， 當(dāng)通過將所述行選擇信號施加到與將被選擇的存儲單元相對應(yīng)的字線而使所述多條局部位線進(jìn)入依據(jù)存儲在每對局部位線的存儲單元中的內(nèi)容的狀態(tài)時(shí)，所述電容共享電路根據(jù)所述對應(yīng)的局部位線對的電位使所述兩個(gè)N溝道晶體管中的一個(gè)N溝道晶體管進(jìn)入導(dǎo)電狀態(tài)并且使另一個(gè)N溝道晶體管進(jìn)入截止?fàn)顟B(tài)，并且 使得所述兩個(gè)N溝道晶體管中將連接到低電位側(cè)上的局部位線的N溝道晶體管進(jìn)入所述導(dǎo)電狀態(tài)，且所述多對局部位線中低電位側(cè)上的局部位線經(jīng)由所述公共連接線彼此相連。
3.根據(jù)權(quán)利要求2所述的靜態(tài)RAM，其中 在所述多對局部位線中的低電位側(cè)上的局部位線彼此相連接的狀態(tài)下，所述行選擇信號的施加被停止， 通過將所述全局位線對中的一條全局位線連接到選定列的局部位線對的高電位側(cè)上的局部位線并且將另一條全局位線連接到所述多對局部位線的低電位側(cè)上的局部位線,來改變所述全局位線對的狀態(tài)，所述多對局部位線是經(jīng)由所述選定列的低電位側(cè)上的局部位線和所述公共連接線連接的，并且 對全局感測放大器進(jìn)行操作。
4.根據(jù)權(quán)利要求3所述的靜態(tài)RAM，其中 所述電容共享電路包括局部感測放大器，所述局部感測放大器是針對所述多對局部位線中的每對提供的并且通過公共局部感測放大器啟動信號被啟動。
5.根據(jù)權(quán)利要求4所述的靜態(tài)RAM，其中 所述局部感測放大器包括所述兩個(gè)N溝道晶體管，并且 當(dāng)使所述多對局部位線進(jìn)入依據(jù)存儲在每對局部位線的所述存儲單元中的內(nèi)容的狀態(tài)時(shí)，通過施加所述局部感測放大器啟動信號來啟動每個(gè)局部感測放大器。
全文摘要
本發(fā)明涉及靜態(tài)RAM。一種靜態(tài)RAM包括多條字線；多對局部位線；與所述多對局部位線和所述多條字線的交叉點(diǎn)相對應(yīng)地排列的多個(gè)存儲單元；針對所述多對局部位線中的每個(gè)布置的電容共享電路；連接多個(gè)電容共享電路的公共連接線；和連接到所述多對局部位線的一對全局位線，其中所述電容共享電路包括連接在彼此相對應(yīng)的局部位線對與所述公共連接線之間的兩個(gè)N溝道晶體管。
文檔編號G11C11/413GK102956262SQ20121028677
公開日2013年3月6日 申請日期2012年8月9日 優(yōu)先權(quán)日2011年8月9日
發(fā)明者森脅真一 申請人:富士通半導(dǎo)體股份有限公司