專利名稱：存儲器電路以及其誤動作保護(hù)方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種存儲器電路，特別有關(guān)一種存儲器電路能夠避免由于電源啟動順序(power-up sequence)導(dǎo)致的錯誤燒錄(false programming)。
背景技術(shù)：
熔絲元件廣泛地使用于半導(dǎo)體裝置中，用以記錄芯片編號或序號。 一般 而言，為了將熔絲元件與半導(dǎo)體裝置中其它元件斷開，每個熔絲元件都會包 含一個能夠被燒斷(即斷路)的熔絲。舉例而言，熔絲可以通過激光來照射直 到它被斷路，或者通過一個能夠散發(fā)足夠熱度的過電流來將其熔斷。通過過 電流將熔絲斷路與使用激光不同，其甚至可以在半導(dǎo)體裝置被封裝后才執(zhí)行， 通常被稱作電燒錄(或電程序化；electrically programming)熔絲。此外，容許 這種燒錄方式的熔絲稱為電可燒錄熔絲或電可程序化熔絲，或簡稱為e-fUse， 并且大部分的熔絲只能被燒錄一次，用以提供對應(yīng)于高低阻抗?fàn)顟B(tài)的狀態(tài)0 與狀態(tài)l，反者亦反。發(fā)明內(nèi)容本發(fā)明提供一種存儲器電路，包括一可燒錄單元(programmableunit)、 一 開關(guān)元件以及位準(zhǔn)調(diào)整器?？蔁泦卧◤?fù)數(shù)可燒錄元件；以及一電源總 線，耦接于一外部燒錄電壓與可燒錄元件之間； 一開關(guān)元件，連接于外部燒 錄電壓與電源總線之間；以及一位準(zhǔn)調(diào)整器(Ievd shifter),用以將一致能信號 的電壓位準(zhǔn)由一第二電源電壓調(diào)整至一第一電源電壓，其中第二電源電壓低 于外部燒錄電壓，并且當(dāng)電源啟動過程中第二電源電壓尚未備妥(not ready) 時，位準(zhǔn)調(diào)整器將開關(guān)元件的控制端設(shè)置于一既定邏輯位準(zhǔn)，使得開關(guān)元件 被截止，并且電源總線會與外部燒錄電壓斷開，以便避免錯誤燒錄(false programming)。本發(fā)明亦提供一種存儲器電路，包括一電源供應(yīng)單元，用以提供一外部 燒錄電壓；以及一可燒錄單元，包括復(fù)數(shù)可燒錄元件，耦接至一電源總線； 以及一燒錄電路，用以燒錄可燒錄元件，并且燒錄電路包括復(fù)數(shù)驅(qū)動器耦接 至可燒錄元件，以及一第一位準(zhǔn)調(diào)整器由至少一第一電源電壓所供電。第一 電源電壓低于外部燒錄電壓，當(dāng)電源啟動過程中第一電源電壓尚未備妥時， 第一位準(zhǔn)調(diào)整器將其輸出端設(shè)置于一第一既定邏輯位準(zhǔn)，使得燒錄電路中的 驅(qū)動器會被禁能(disabled)，以便避免錯誤燒錄。本發(fā)明亦提供一種存儲器電路的誤動作保護(hù)方法，其中存儲器電路包括 復(fù)數(shù)可燒錄元件、 一燒錄電路以及一感測電路(sensing circuit),誤動作保護(hù)方 法包括設(shè)置一開關(guān)元件于可燒錄元件與一外部燒錄電壓之間；設(shè)置一第一位 準(zhǔn)調(diào)整器用以耦接至開關(guān)元件的一控制端；以及當(dāng)電源啟動過程中第二電源 電壓尚未備妥時，將開關(guān)元件的控制端設(shè)置于一第一邏輯位準(zhǔn)，使得開關(guān)元 件被截止，并且電源總線會與外部燒錄電壓斷開。本發(fā)明亦提供一種誤動作保護(hù)方法，其包括當(dāng)一核心電壓尚未備妥時， 切斷來自可燒錄元件的一外部燒錄電壓。并且當(dāng)上述核心電壓備妥時，根據(jù) 一致能信號控制上述外部燒錄電壓和上述可燒錄元件間的連結(jié)。


圖1為一存儲器電路的一實施例。 圖2為一感測電路的一實施例。 圖3為一燒錄電路的一實施例。 圖4為圖1中存儲器電路的模擬結(jié)果 圖5為一存儲器電路的另一實施例。 圖6為一位準(zhǔn)調(diào)整器的一實施例。 圖7A為開關(guān)元件的一實施例。 圖7B為開關(guān)元件的另一實施例。
圖8為圖5中存儲器電路的模擬結(jié)果。 圖9為位準(zhǔn)調(diào)整器的另一實施例。 圖IO為位準(zhǔn)調(diào)整器的另一實施例。 圖11為位準(zhǔn)調(diào)整器的另一實施例。 圖12A為電阻性元件的一實施例。 圖12B為電阻性元件的另一實施例。 圖12C為電阻性元件的另一實施例。 圖12D為電阻性元件的另一實施例。 附圖標(biāo)號12:栓鎖單元； 14:差動對；16、 18:邏輯單元； 23、 25:驅(qū)動器;62、 62A-62D:電阻性元件； 70:電源啟始重置電路； 100、 100":存儲器電路；110、 110":電可燒錄單元；111、 111":電源總線；112、 112":感測電路； 114、 114":燒錄電路； 116、 60:開關(guān)元件； 118:靜電放電保護(hù)電路； 120:電源供應(yīng)單元； RP、 RP":電阻；Rf0、 Rfl Rfil:熔絲； INV0 INV1:反相器；SA0 SAn:感測器； AG00 AG0n、 AG10 AGln:與門； Cgd、 Cgb:寄生電容；PE:燒錄致能信號；RE:讀取致能信號；EPS—EN:外部燒錄電壓致能信號；VDD—CORE:核心電源電壓；VDD—IO:輸入/輸出(I/O)電源電壓； IN—CORE:輸入信號； OUT一IO、 OUTB—IO:輸出信號； INB_CORE:反相信號； GND:接地電壓； Nl、 N2:節(jié)點； SR:控制信號； VBUS:電壓位準(zhǔn)；LS12、 LS14、 LS16、 LS17、 LS18、 21A 21D:位準(zhǔn)調(diào)整器； T0、 Tl Tn 、 Pl、 N1 N2、 MP0 MP2、畫0 畫5、 MPA1 MPAN、 MNB、 MTA1 MTAN、 BTB、 MNA1 MNAN:晶體管。
具體實施方式
為了讓本發(fā)明的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特 舉一較佳實施例，并配合附圖，作詳細(xì)說明如下圖1為一存儲器電路的一實施例。如圖所示，存儲器電路100包括一電 可燒錄單元110(例如e-fosebank)、 一感測電路112以及一燒錄電路114。電 可燒錄單元110包括復(fù)數(shù)熔絲元件，并且每一個熔絲元件具有用以被燒斷的 熔絲(即Rf0、 Rfl Rfn)以及用以作為電流源的NMOS晶體管(即T0、 Tl Tn)。 烙絲RfO Rfti可為自對準(zhǔn)硅化物的覆晶電阻(salicide polysilicon resistor),而 MOS晶體管T0 Tn可為薄柵極裝置(thin gate device)或厚柵極裝置(thick gate device)。參考熔絲Rref亦耦接至感測電路112，用以區(qū)別未燒斷的熔絲與燒
斷的熔絲。感測電路112通過欲感測的地址ADD〈0:n〉以及一讀取致能信號 RE，啟動讀取的動作并輸出比較后的數(shù)據(jù)DATAO:r^。燒錄電路114通過欲燒錄的地址ADD〈0:n〉以及一燒錄致能信號PE，燒 錄電可燒錄單元110中對應(yīng)的熔絲。熔絲RfO Rfii皆通過一電源總線111以 及一電阻RP，耦接至一外部燒錄電壓EPS，例如一烙絲電源(fUse source)或 一電源電壓。由于在燒錄過程中需要穩(wěn)定且穩(wěn)態(tài)的電流，因此由外部燒錄電 壓EPS到電源總線111的電流路徑的電阻值要保持在盡可能的低。若電流源 (即NMOS晶體管T0 Tn)皆由電壓輸入/輸出裝置(即厚柵極裝置)所實現(xiàn)，感 測電路112與燒錄電路114則可能需要使用多個電源電壓以及能夠?qū)⒑诵碾?源位準(zhǔn)信號轉(zhuǎn)換成輸入/輸入電源位準(zhǔn)信號的復(fù)數(shù)位準(zhǔn)調(diào)整器。圖2為一感測電路的一實施例。如圖所示，感測電路112包括復(fù)數(shù)個位 準(zhǔn)調(diào)整器(統(tǒng)稱LS12)、復(fù)數(shù)與門AG00 AG0n以及復(fù)數(shù)感測器SA0 SAn。位 準(zhǔn)調(diào)整器LS12耦接至一核心電源電壓VDD_CORE以及一輸入/輸出(I/0)電 源電壓VDD—10，用以將欲感測的地址ADDO:n〉以及讀取致能信號RE，由 核心電源電壓位準(zhǔn)的信號調(diào)整至I/O電源電壓位準(zhǔn)的信號。感測器SA0 SAn 各耦接至一對應(yīng)的熔絲以及參考熔絲Rref，而與門AG00 AG0n用以根據(jù)地 址ADDO:n〉，驅(qū)動感測器SA0 San，藉以輸出比較后的數(shù)據(jù)。圖3為一燒錄電路的一實施例。如圖所示，燒錄電路114包括復(fù)數(shù)個位 準(zhǔn)調(diào)整器(統(tǒng)稱LS14)以及復(fù)數(shù)與門AG10 AGln。位準(zhǔn)調(diào)整器LS14耦接至一 核心電源電壓VDD_CORE以及一輸入/輸出(I/0)電源電壓VDD一IO，用以將 欲燒錄的地址ADDO:n〉以及燒錄致能信號PE，由核心電源電壓位準(zhǔn)的信號 調(diào)整成I/O電源電壓位準(zhǔn)的信號。每個與門AG10 AGln作為一驅(qū)動器，并 且連接一對應(yīng)的熔絲以及參考熔絲Rref。當(dāng)接收到來自位準(zhǔn)調(diào)整器LS14的 燒錄致能信號PE時，與門AG10 AGln根據(jù)地址ADDO:n〉將熔絲燒斷。然而，若使用串接的電源調(diào)整器(regulator)，將很有可能產(chǎn)生如圖4中所 示的電源啟動順序。舉例而言，I/O電源電壓VDD—IO(例如3.3V)超前于外部
燒錄電壓EPS(例如2.5V)以及核心電源電壓VDD—CORE(例如l.OV)。因此， 當(dāng)I/O電源電壓VDD—10備妥(ready)時，核心電源電壓VDD—CORE還是無 效的(尚未備妥)，此時外部燒錄電壓EPS可為任何值，使得在周期T1中電可 燒錄單元110處于一個未知的狀態(tài)。此情況將可能導(dǎo)致未預(yù)期或錯誤的燒錄 動作。于某些實施例中，可燒錄單元110中的NMOS晶體管(即T0 Tn)由薄柵 極裝置所實現(xiàn)，所以感測電路112與燒錄電路114只需要核心電源電壓 VDD—CORE，故其位準(zhǔn)調(diào)整器皆可以略除。然而，此等實施例仍然需要維持 外部燒錄電壓EPS與核心電源電壓VDD一CORE的電源啟始順序，使得核心 電源電壓VDD一CORE必須比外部燒錄電壓EPS更早備妥(ready)，以避免未 預(yù)期或錯誤燒錄的動作。為了避免這些情況，本發(fā)明還提供一些能夠避免未預(yù)期或錯誤燒錄的動 作的存儲器電路的實施例。圖5為一存儲器電路的另一實施例。如圖所示，存儲器電路100"包括一 電可燒錄單元110"、 一感測電路112"、 一燒錄電路114"、 一開關(guān)元件116、 一位準(zhǔn)調(diào)整器LS16、 一靜電放電(ESD)保護(hù)電路118、 一電源供應(yīng)單元120 以及一電阻RP"。舉例而言，存儲器電路100"可為非易失性存儲器(nonvolatile memoty)、電可燒錄存儲器(electrical programmable memory)、一次'燒錄只讀 存儲器(once time programmable read only memory; OTP ROM),但不限定于 此。電源供應(yīng)單元120用以提供外部燒錄電壓EPS(例如一熔絲電源或一電源 電壓)至電可燒錄單元110"。電可燒錄單元IIO，，包括復(fù)數(shù)熔絲元件，每個熔絲元件包括一個用以被燒 斷的熔絲(例如RfD、Rfl Rfe)以及一個作為電流源的NMOS晶體管(例如T0、 Tl Tn)。舉例而言，熔絲RiD Rfn可為自對準(zhǔn)硅化物的覆晶電阻(salicide polysilicon resistor),而MOS晶體管T0 Tn可為薄柵極裝置(thin gate device) 或厚柵極裝置(thick gate device)。參考熔絲Rref亦耦接至感測電路112"，用
以區(qū)別未燒斷的熔絲與燒斷的熔絲，并且熔絲RfO Rfn和Rref是透過一電源 總線lll"和電阻RP"連接到一外部燒錄電壓EPS。電可燒錄單元IIO"可為一 非易失性且電可燒錄的單元，例如e-fosebank、閃存、 一次燒錄型記憶單元， 但不限定于此。感測電路112"與燒錄電路114"與圖2、圖3中所示的感測電路112與燒 錄電路114相似，差別在于當(dāng)電源啟動過程中核心電源電壓VDD—CORE尚 未備妥時，位準(zhǔn)調(diào)整器LS17與LS18能夠?qū)⑵漭敵龆嗽O(shè)置于一既定邏輯位準(zhǔn)， 使得感測電路112"中的感測器SA0 SAn與燒錄電路114"中的驅(qū)動器皆會被 禁能(disabled)。舉例而言，位準(zhǔn)調(diào)整器LS17耦接于讀取致能信號RE與感測電路112" 的與門AG00 AG0n之間，用以當(dāng)電源啟動過程中核心電源電壓VDD—CORE 尚未備妥時，將與門AGOO AGOn的輸入端皆設(shè)置到一既定邏輯位準(zhǔn)，使得 感測電路112"的感測器SA0 SAn都會被禁能，以便避免電源啟始順序?qū)е?錯誤的讀取動作。類似地，位準(zhǔn)調(diào)整器LS18耦接于燒錄致能信號PE與燒錄 電路114"的與門AG10 AGln之間，用以當(dāng)電源啟動過程中核心電源電壓 VDD一CORE尚未備妥時，將與門AG10 AGln的輸入端皆設(shè)置到一既定邏 輯位準(zhǔn)，使得燒錄電路114"會被禁能，以便避免電源啟始順序?qū)е洛e誤的燒 錄動作。反言之，當(dāng)I/O電源電壓VDD—10與核心電源電壓VDD—CORE皆備妥 時，位準(zhǔn)調(diào)整器LS16 LS18用以將外部燒錄電壓致能信號EPS—EN、讀取致 能信號RE以及燒錄致能信號PE由核心電源電壓位準(zhǔn)的信號調(diào)整至輸入輸出 電源電壓位準(zhǔn)的信號，以便分別控制開關(guān)元件116、感測電路112"中的感測 器SAO SAn以及燒錄電路114"中的與門AG10 AGln(即驅(qū)動器)。要注意的是，當(dāng)電可燒錄單元IIO"中的NMOS晶體管TO Tn由厚柵極 裝置(1/0裝置)所實現(xiàn)時，則需要一組位準(zhǔn)調(diào)整器LS17，用以調(diào)整感測電路 112"中地址(信號)ADDO:n〉與讀取致能信號RE。同樣地，需要一組位準(zhǔn)調(diào) 整器LS18，用以調(diào)整燒錄電路114"中地址(信號)ADD〈0:r^與燒錄致能信號 PE。開關(guān)元件116耦接于外部燒錄電壓EPS與電阻RP"之間，用以根據(jù)位準(zhǔn) 調(diào)整器LS16的輸出，選擇性地將外部燒錄電壓EPS與電源總線lll"斷開。 舉例而言，開關(guān)元件116可為主動元件，例如MOS晶體管、雙載子晶體管 (BJT)、接面場效型晶體管(JFET)，但不限定于此。位準(zhǔn)調(diào)整器LS16耦接于外部燒錄電壓致能信號EPS—EN與開關(guān)元件116 的控制端之間，用以選擇性地將外部電源電壓EPS與電可燒錄單元IIO"斷 開。舉例而言，當(dāng)I/O電源電壓VDDJO與核心電源電壓VDD—CORE皆備 妥(ready)時，位準(zhǔn)調(diào)整器LS16用以將外部燒錄電壓致能信號EPS—EN由核 心電源電壓位準(zhǔn)的信號調(diào)整至輸入輸出電源電壓位準(zhǔn)的信號，以便控制開關(guān) 元件116連接外部燒錄電壓EPS至電可燒錄單元110"，以對電可燒錄單元 110"進(jìn)行燒錄或感測(讀取)。反言之，當(dāng)電源啟動過程中核心電源電壓 VDD—CORE尚未備妥時，位準(zhǔn)調(diào)整器LS16會將開關(guān)元件116的控制端設(shè)置 至一既定邏輯位準(zhǔn)，使得開關(guān)元件116會截止，所以電可燒錄單元110"中的 電源總線lll"會與外部燒錄電壓EPS斷開，藉以避免錯誤的燒錄動作。舉例而言，位準(zhǔn)調(diào)整器LS16 LS18可通過交流耦合(ACcoupling)、來自 一外部電路的一控制信號、通過一電阻性元件放電或其組合的方式來其輸出 端設(shè)置于一既定邏輯位準(zhǔn)。靜電放電保護(hù)電路U8連接開關(guān)元件116與電阻 RP"，用以避免靜電放電事件的損害。圖6為一位準(zhǔn)調(diào)整器的一實施例。如圖所示，位準(zhǔn)調(diào)整器21A根據(jù)一輸 入信號IN—CORE，產(chǎn)生輸出信號OUT—10與OUTB_IO，并且位準(zhǔn)調(diào)整器21A 包括一第一邏輯單元16、 一第二邏輯單元18、兩個驅(qū)動器23與25，以及一 反相器INV1。第一邏輯單元16由I/O電源電壓VDD_IO所供電，而第二邏 輯單元18由核心電源電壓VDD一CORE所供電。舉例而言，第一邏輯單元 16包括一栓鎖單元12以及一差動對14，而第二邏輯單元18包括一反相器 INVO,其中栓鎖單元12包括交叉耦接至PMOS晶體管MP0與MPl ，而差 動對14包括兩個NMOS晶體管MN0與MN1。于某些實施例中，栓鎖單元 12亦可包括兩個交叉耦接至反相器。由核心電源電壓VDD—CORE供電的反 相器INV0用以將輸入信號IN一CORE轉(zhuǎn)換成一反相信號INB—CORE。在某 些實施例中，栓鎖單元12中的晶體管是由薄柵極裝置所實施，而位準(zhǔn)調(diào)整器 21A中的晶體管則是由厚柵極裝置所實施。若輸入信號IN—CORE為高位準(zhǔn)時，反相信號INB_CORE會為低位準(zhǔn)， 所以NMOS晶體管MNO與MN1會分別為導(dǎo)通與截止。當(dāng)NMOS晶體管 MNO導(dǎo)通時，PMOS晶體管MPl的柵極會被拉低至接地電壓GND，于是 PMOS晶體管MPl會接著導(dǎo)通。因此，輸入信號OUT—10與OUTB—10會分 別為高位準(zhǔn)與低位準(zhǔn)。此時，節(jié)點N1與N2可視為用以輸出輸出信號0UT一I0 與OUTB—IO的輸出端。第一驅(qū)動器23耦接于I/O電源電壓VDD一IO與節(jié)點Nl之間，用以當(dāng)核 心電源電壓VDD_CORE尚未備妥時，使得節(jié)點Nl上的電壓會與I/O電源電 壓VDD一IO匹配，而第二驅(qū)動器25耦接于節(jié)點N2與接地電壓GND之間， 用以當(dāng)核心電源電壓VDD—CORE尚未備妥時，拉低節(jié)點N2上的電壓(或?qū)?節(jié)點N2上的電壓維持在低位準(zhǔn))。第一驅(qū)動器23通過PMOS晶體管MP2與 NMOS晶體管MN2與MN3來實現(xiàn)，而第二驅(qū)動器25通過NMOS晶體管 MN4與MN5來實現(xiàn)。PMOS晶體管MP2包括漏極與源極耦接至I/0電源電壓VDD一IO以及一 柵極耦接至節(jié)點Nl ，意即PMOS晶體管MP2連接成一電容器。NMOS晶體 管MN2包括一漏極耦接至節(jié)點Nl、 一柵極耦接至I/O電源電壓VDD—10， 以及一源極端。在某些實施例中，位準(zhǔn)調(diào)整器21A可以只包含第一驅(qū)動器23 而不包含第二驅(qū)動器25。NMOS晶體管MN3包括一漏極端耦接至NMOS晶體管MN2的源極端 以及一柵極端與一源極端一起耦接至接地電壓GND。 NMOS晶體管MN4包 括一柵極耦接至節(jié)點N2以及一漏極端與一源極端一起耦接至接地電壓GND，即NM0S晶體管MN4連接成一電容器。NMOS晶體管MN5包括一 漏極端耦接至節(jié)點N2以及一柵極端與一源極端一起耦接至接地電壓GND。 換言之，NMOS晶體管MN4與MN5可示為去耦合電容器(decoupling capacitors)。由于寄生電容Cgd及/或Cgb，節(jié)點Nl上的電壓位準(zhǔn)會追隨著I/O電源 電壓VDD—IO，同時由于去耦合電容(即NMOS晶體管MN4與MN5)節(jié)點N2 上的電壓位準(zhǔn)會維持在低位準(zhǔn)。因此，當(dāng)電源啟動過程中核心電源電壓 VDD—CORE未備妥時，輸出信號OUT—10與OUTB一IO會分別被設(shè)置于高位 準(zhǔn)與低位準(zhǔn)。換言之，電源啟動過程中核心電源電壓VDD一CORE未備妥時， 由于位準(zhǔn)調(diào)整器21A的輸出端可被設(shè)置于既定邏輯位準(zhǔn)，因此位準(zhǔn)調(diào)整器 21A可用以實現(xiàn)圖5中的位準(zhǔn)調(diào)整器LSi6、 LS17與LS18。舉例而言，當(dāng)電源啟動過程中核心電源電壓VDD一CORE未備妥時，位 準(zhǔn)調(diào)整器LS16會輸出具有高位準(zhǔn)的輸出信號OUTB—IO及/或一具有低位準(zhǔn) 的輸出信號OUT—10至開關(guān)元件116，使得電可燒錄單元110"與外部燒錄電 壓EPS斷幵，藉以避免未預(yù)期的或錯誤的燒錄動作。同樣地，當(dāng)電源啟動過 程中核心電源電壓VDD_CORE未備妥時，位準(zhǔn)調(diào)整器LS17會輸出具有低位 準(zhǔn)的輸出信號OUT—10至感測電路112"中的與門AG00 AG0n，使得感測電 路112"中的感測器SA0 SAn會被禁能。再者，當(dāng)電源啟動過程中核心電源 電壓VDD—CORE未備妥時，位準(zhǔn)調(diào)整器LS18會輸出具有低位準(zhǔn)的輸出信號 OUT—IO至感測電路112"中的與門AG10 AGln，使得燒錄電路114"會被禁 能。于某些實施例中，第一驅(qū)動器23亦可包括NMOS晶體管MN2與MN3， 但不包括PMOS晶體管MP2。于某些實施例中，第一驅(qū)動器23亦可包括 PMOS晶體管MP2，但不包括NMOS晶體管MN2與MN3。于某些實施例 中，第二驅(qū)動器25亦可包括NMOS晶體管MN4，但不包括NMOS晶體管 MN5。于某些實施例中，第二驅(qū)動器25亦可包括NMOS晶體管MN5，但不 包括NMOS晶體管MN4。圖7A為開關(guān)元件的一實施例。如圖所示，開關(guān)元件116包括一 PMOS 晶體管P1耦接于外部燒錄電壓EPS與電阻RP"之間，以及一NMOS晶體管 Nl耦接于耦接于電阻RP"與接地電壓GND之間，其中MOS晶體管Pl與 Nl的控制端一起耦接至位準(zhǔn)調(diào)整器LS16的輸出端。當(dāng)電源啟動過程中核心 電源電壓VDD_CORE未備妥且輸出信號OUTB一IO為高邏輯位準(zhǔn)時，PMOS 晶體管會被截止，而NMOS晶體管Nl會導(dǎo)通。因此，外部燒錄電壓EPS會 與電可燒錄單元110"中電源總線111"斷開，并且會被放電至接地端。換言之， 當(dāng)電源啟動過程中，無論外部燒錄電壓EPS為何，位準(zhǔn)調(diào)整器LS16都會輸 出輸出信號OUTB—IO將開關(guān)元件116關(guān)閉(截止)。當(dāng)電源啟動過程中核心電 源電壓VDD—CORE未備妥時，外部燒錄電壓EPS會與電可燒錄單元110" 斷開，因此可避免未預(yù)期的或錯誤的燒錄動作。當(dāng)核心電源電壓VDD一CORE與I/O電源電壓皆備妥時，LS16會根據(jù)外 部燒錄電壓致能信號EPSJ3N，輸出輸出信號OUTB—IO與OUT—10來控制 開關(guān)元件116。換言之，于電源啟動完成后，開關(guān)元件116根據(jù)外部燒錄電 壓致能信號EPS一EN,選擇性地將外部燒錄電壓EPS連接至電可燒錄單元 110"的電源總線111"。舉例而言，當(dāng)輸出信號OUTBJO為低位準(zhǔn)時，PMOS 晶體管Pl會導(dǎo)通，NMOS晶體管Nl會截止。因此，外部燒錄電壓EPS會 被連接至電可燒錄單元110"的電源總線111"，以便進(jìn)行電可燒錄單元110" 的燒錄或感測動作。如果當(dāng)PMOS晶體管Pl在截止?fàn)顟B(tài)時，感測電路112"不需要開關(guān)元件 116的輸出電位接地，則NMOS晶體管N1并非必要元件。也就是說，在某 些實施例中，并不需要實施NMOS晶體管Nl，而僅需要實施PMOS晶體管 Pl即可滿足。圖7B為開關(guān)元件的另一實施例。如圖所示，幵關(guān)元件116"與圖7A中 所示的開關(guān)元件116相似，其差別在于NMOS晶體管N2耦接于外部燒錄電 壓EPS與電阻RP"之間。當(dāng)電源啟動過程中核心電源電壓VDD一CORE未備 妥時，如果輸出信號OUTB_IO與OUT一IO在分別設(shè)置于高位準(zhǔn)與低位準(zhǔn)， PMOS晶體管Pl與NMOS晶體管N2會被截止，而NMOS晶體管Nl會導(dǎo) 通。因此，外部燒錄電壓EPS會與電可燒錄單元110"的電源總線111"斷開， 并被放電至接地端。當(dāng)電源啟動過程中核心電源電壓VDD—CORE未備妥時， 外部燒錄電壓EPS會與電可燒錄單元110"斷開，因此可避免未預(yù)期的或錯誤 的燒錄動作。如果當(dāng)PMOS晶體管Pl和NMOS晶體管N2在截止?fàn)顟B(tài)時， 感測電路112"不需要開關(guān)元件116的輸出電位接地，貝UNMOS晶體管N1并 非必要元件。也就是說，在某些實施例中，并不需要實施NMOS晶體管Nl， 而僅需要實施PMOS晶體管Pl和NMOS晶體管N2即可滿足。圖8為圖5中存儲器電路的模擬結(jié)果。如圖所示，由于在電源啟動過程 中核心電源電壓VDD—CORE未備妥時，輸出信號OUTB_IO會追隨著I/O電 源電壓VDDJO用以將外部燒錄電壓EPS與電源總線lll"斷開，所以在核 心電源電壓VDD一CORE備妥之前，電可燒錄單元110"中電源總線lll"上的 電壓位準(zhǔn)VBUS保持在低位準(zhǔn)，故可避免未預(yù)期的或錯誤的燒錄動作。圖9為位準(zhǔn)調(diào)整器的另一實施例。如圖所示，位準(zhǔn)調(diào)整器21B與圖6中 所示的位準(zhǔn)調(diào)整器21A相似，其差別在于除去第一驅(qū)動器23并且第二驅(qū)動 器25由一開關(guān)元件60來實現(xiàn)。在某些實施例中，反相器INVO中的晶體管 是由薄柵極裝置所實施，而位準(zhǔn)調(diào)整器21B中的其它晶體管則是由厚柵極裝 置所實施。開關(guān)元件60耦接于節(jié)點N2與接地電壓GND之間，并且受一個 外部的電源啟始重置電路70的控制。當(dāng)電源啟動過程中核心電源電壓 VDD—CORE未備妥時，外部的電源啟始重置電路70會產(chǎn)生一控制信號SR 來控制開關(guān)元件60，使得節(jié)點N2上的電壓位準(zhǔn)會被拉低。當(dāng)節(jié)點N2上的 位準(zhǔn)被開關(guān)元件60拉低時，PMOS晶體管MP0會導(dǎo)通，并且節(jié)點Nl亦會 被拉高至I/O電源電壓VDD IO。換言之，在核心電源電壓VDD_CORE未
備妥時，輸出信號OUTB一IO與OUT—10會分別設(shè)置于高位準(zhǔn)與低位準(zhǔn)。當(dāng)核心電源電壓VDD一CORE備妥時，電源啟始重置電路70會通過控制 信號SR將開關(guān)元件60截止，使得使用核心電源電壓VDD—CORE的反相器 INV0會產(chǎn)生反相信號并取回對位準(zhǔn)調(diào)整器21B的控制權(quán)。于某些實施例中， 開關(guān)元件60可由一主動元件來實現(xiàn)，例如MOS晶體管、雙載子晶體管、接 面場效型晶體管或其組合。圖10為位準(zhǔn)調(diào)整器的另一實施例。如圖所示，位準(zhǔn)調(diào)整器21C與圖6 所示的位準(zhǔn)調(diào)整器21A相似，其差別在于第二驅(qū)動器25由開關(guān)元件60來實 現(xiàn)。在某些實施例中，反相器INVO中的晶體管是由薄柵極裝置所實施，而 位準(zhǔn)調(diào)整器21C中的其它晶體管則是由厚柵極裝置所實施。當(dāng)電源啟動過程 中核心電源電壓VDD—CORE未備妥時，由于MOS晶體管MP2、 MN2或 MN3的寄生電容Cgd或Cbg所導(dǎo)致的交流耦合(AC coupling),節(jié)點Nl上的 電壓位準(zhǔn)會追隨著I/O電源電壓VDD—IO，并且節(jié)點N2上的電壓位準(zhǔn)會被 開關(guān)元件60拉低至接地端。換言之，當(dāng)電源啟動過程中核心電源電壓 VDD_CORE未備妥時，輸出信號OUTBJO與OUT一IO會分別被設(shè)置于高位 準(zhǔn)與低位準(zhǔn)。當(dāng)核心電源電壓VDD—CORE備妥時，外部的電源啟始重置電 路70會通過控制信號SR將開關(guān)元件60截止，使得使用核心電源電壓 VDD—CORE的反相器INVO會產(chǎn)生反相信號并取回對位準(zhǔn)調(diào)整器21C的控 制權(quán)。圖11為位準(zhǔn)調(diào)整器的另一實施例。如圖所示，位準(zhǔn)調(diào)整器21D與圖6 中所示的位準(zhǔn)調(diào)整器21A相似，其差別在于第二驅(qū)動器25由一電阻性元件 62所實現(xiàn)，用以慢慢地拉低節(jié)點N2上的電壓位準(zhǔn)。當(dāng)電源啟動過程中核心 電源電壓VDD—CORE未備妥時，由于MOS晶體管MP2、 MN2或MN3的 寄生電容Cgd或Cbg所導(dǎo)致的交流耦合(AC coupling),節(jié)點Nl上的電壓位 準(zhǔn)會追隨著I/O電源電壓VDD—IO，并且節(jié)點N2上的電壓位準(zhǔn)會通過電阻 性元件62慢慢地被拉低。換言之，當(dāng)電源啟動過程中核心電源電壓 VDD—CORE未備妥時，輸出信號OUTB一IO與OUT—10會分別被設(shè)置于高位 準(zhǔn)與低位準(zhǔn)。舉例而言，若電阻性元件62具有足夠的阻值，于核心電源電壓 VDD一CORE備妥時，它將可視為一個高阻抗。因此，當(dāng)核心電源電壓 VDD一CORE備妥時，使用核心電源電壓VDD一CORE的反相器INVO會產(chǎn)生 反相信號，并取回對位準(zhǔn)調(diào)整器21D的控制權(quán)。圖12A為電阻性元件的一實施例。如圖所示，電阻性元件62A耦接于節(jié) 點N2與接地電壓GND之間，并且包括N個串聯(lián)連接的PMOS晶體管 MPA1 MPAN，以及一個NMOS晶體管MNB耦接于PMOS晶體管MPAN 的接地電壓之間。每一個PMOS晶體管MPA1 MPAN皆連接成二極管形式， 即柵極耦接其源極。當(dāng)電源啟動過程中核心電源電壓VDD—CORE未備妥時， NMOS晶體管MNB會導(dǎo)通，使得節(jié)點N2上的電壓位準(zhǔn)會被慢慢地拉低。 因此，當(dāng)1/0電源電壓VDD一IO比核心電源電壓VDD—CORE早備妥時，輸 出信號OUTB—10會被第一驅(qū)動器23拉高，而輸出信號OUT—IO會被電阻性 元件62A慢慢地拉低。圖12B為電阻性元件的另一實施例。如圖所示，電阻性元件62B與圖 12A中所示的電阻性元件62A相似，其差別在PMOS晶體管MPA1 MPAN 由雙載子晶體管(BJTs)BTAl BTAN所取代，電阻性元件62B的動作與圖12A 中所示的電阻性元件62A相似，于此不再累述。圖12C為電阻性元件的另一實施例。如圖所示，電阻性元件62C與圖 12A中所示的電阻性元件62A相似，其差別在PMOS晶體管MPA1 MPAN 由NMOS晶體管MNA1 MNAN所取代，每 一 個NMOS晶體管 MNA1 MNAN皆連接成二極管形式，即柵極耦接其漏極。電阻性元件62C 的動作與圖12A中所示的電阻性元件62A相似，于此不再累述。圖12D為電阻性元件的另一實施例。如圖所示，電阻性元件62D與圖 12A中所示的電阻性元件62A相似，其差別在NMOS晶體管MNB耦接于 PMOS晶體管MPAO與MPA1 MPAN之間，電阻性元件62D的動作與圖12A
中所示的電阻性元件62A相似，于此不再累述。于某此實施例中，位準(zhǔn)調(diào)整器LS16、 LS17與LS18可選擇性地移除。舉 例而言，當(dāng)電可燒錄單元110"中的NMOS晶體管由薄柵極裝置所實現(xiàn)時， 感測電路112"與燒錄電路114"只需要核心電源電壓VDD一CORE，因此位準(zhǔn) 調(diào)整器LS17與LS18可被移除?；蛘呤钦f，當(dāng)電可燒錄單元110"中的NMOS 晶體管由厚柵極裝置所實現(xiàn)時，感測電路112"與燒錄電路114"中的位準(zhǔn)調(diào)整 器可皆由圖6、圖9、圖IO與圖11中所示的位準(zhǔn)調(diào)整器21A、 21B、 21C或 21D來實現(xiàn)。亦或是說，感測電路112"與燒錄電路114"中的位準(zhǔn)調(diào)整器可皆 由圖6、圖9、圖10與圖11中所示的位準(zhǔn)調(diào)整器21A、 21B、 21C或21D來 實現(xiàn)，但移除開關(guān)元件116與位準(zhǔn)調(diào)整器LS16。由于本發(fā)明的存儲器電路可于電源啟動過程中核心電源電壓未備妥時， 將外部燒錄電壓與電可燒錄單元斷開，因此可以避免由于電源啟動順序所造 成未預(yù)期的或錯誤的燒錄動作。雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何 熟知技術(shù)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許更動與潤飾，因 此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種存儲器電路，包括一可燒錄單元，包括復(fù)數(shù)可燒錄元件；以及一電源總線，耦接于一外部燒錄電壓與上述可燒錄元件之間；一開關(guān)元件，耦接于上述外部燒錄電壓與上述電源總線之間，上述開關(guān)元件包括一控制端；以及一位準(zhǔn)調(diào)整器，用以將一致能信號的電壓位準(zhǔn)由一第二電源電壓調(diào)整至一第一電源電壓，其中上述第二電源電壓低于上述外部燒錄電壓，并且當(dāng)電源啟動過程中上述第二電源電壓尚未備妥時，上述位準(zhǔn)調(diào)整器將上述開關(guān)元件的控制端設(shè)置于一既定邏輯位準(zhǔn)，使得上述開關(guān)元件被截止，并且上述電源總線會與上述外部燒錄電壓斷開，以便避免錯誤燒錄。
2. 如權(quán)利要求1所述的存儲器電路，其特征在于，上述可燒錄元件各包 括一熔絲。
3. 如權(quán)利要求1所述的存儲器電路，其特征在于，上述存儲器電路為一 非易失性存儲器。
4. 如權(quán)利要求1所述的存儲器電路，其特征在于，上述存儲器電路為一 電可燒錄存儲器。
5. 如權(quán)利要求1所述的存儲器電路，其特征在于，上述可燒錄單元為一 閃存。
6. 如權(quán)利要求1所述的存儲器電路，其特征在于，上述第一電源電壓高 于上述外部燒錄電壓。
7. 如權(quán)利要求1所述的存儲器電路，其特征在于，當(dāng)上述第一、第二電 源電壓備妥時，上述位準(zhǔn)調(diào)整器將上述致能信號的電壓位準(zhǔn)由上述第二電源 電壓調(diào)整至上述第一電源電壓。
8. 如權(quán)利要求1所述的存儲器電路，其特征在于，于電源啟動中上述第二電源電壓尚未備妥時，上述位準(zhǔn)調(diào)整器通過交流耦合將上述開關(guān)元件的控 制端設(shè)置于上述既定邏輯位準(zhǔn)。
9. 如權(quán)利要求7所述的存儲器電路，其特征在于，于電源啟動中上述第 二電源電壓尚未備妥時，當(dāng)上述位準(zhǔn)調(diào)整器根據(jù)來自 一外部電路的一控制信 號，將上述開關(guān)元件的控制端設(shè)置于上述既定邏輯位準(zhǔn)。
10. 如權(quán)利要求7所述的存儲器電路，其特征在于，于電源啟動中上述 第二電源電壓尚未備妥時，當(dāng)上述位準(zhǔn)調(diào)整器通過交流耦合以及來自 一外部 電路的一控制信號，將上述開關(guān)元件的控制端設(shè)置于上述既定邏輯位準(zhǔn)。
11. 一種存儲器電路，包括一電源供應(yīng)單元，用以提供一外部燒錄電壓；以及 一可燒錄單元，包括復(fù)數(shù)可燒錄元件，耦接至一電源總線；以及一燒錄電路，用以燒錄上述可燒錄元件，上述燒錄電路包括復(fù)數(shù)驅(qū)動器 耦接至上述可燒錄元件，以及一第一位準(zhǔn)調(diào)整器由至少一第一 電源電壓所供 電，其中上述第一電源電壓低于上述外部燒錄電壓，當(dāng)電源啟動過程中上述 第一電源電壓尚未備妥時，上述第一位準(zhǔn)調(diào)整器將其輸出端設(shè)置于一第一既 定邏輯位準(zhǔn)，使得上述驅(qū)動器會被禁能，以便避免錯誤燒錄。
12. 如權(quán)利要求1所述的存儲器電路，還包括一感測電路用以感測上述 可燒錄元件，上述感測電路包括復(fù)數(shù)復(fù)數(shù)感測器耦接至上述可燒錄元件以及 一第二位準(zhǔn)調(diào)整器，當(dāng)電源啟動中上述第一電源電壓尚未備妥時，上述第二 位準(zhǔn)調(diào)整器將其輸出端設(shè)置于一第二既定邏輯位準(zhǔn)，使得上述感測電路中的 上述感測器會被禁能。
13. 如權(quán)利要求12所述的存儲器電路，還包括一開關(guān)元件，連接于上述外部燒錄電壓與上述電源總線之間，上述開關(guān) 元件包括一控制端；以及一第三位準(zhǔn)調(diào)整器，用以當(dāng)電源啟動中上述第一電源電壓尚未備妥時， 將上述開關(guān)元件的控制端設(shè)置于一第三既定邏輯位準(zhǔn)，使得上述電源總線與 上述外部燒錄電壓斷開，以便避免錯誤燒錄。
14. 如權(quán)利要求13所述的存儲器電路，其特征在于，上述每個可燒錄元件包括一熔絲以及一晶體管，串聯(lián)連接于上述電源總線與一接地電壓之間。
15. 如權(quán)利要求13所述的存儲器電路，其特征在于，上述第一、第二、 第三位準(zhǔn)調(diào)整器由上述第一電源電壓以及一第二電源電壓所供電，其中上述 第二電源電壓高于上述外部燒錄電壓，當(dāng)上述第一、第二電源電壓皆備妥時， 上述第一、第二、第三位準(zhǔn)調(diào)整器用以將一致能信號的電壓位準(zhǔn)由上述第一 電源電壓調(diào)整至上述第二電源電壓。
16. —種存儲器電路的誤動作保護(hù)方法，其特征在于，上述存儲器電路 包括復(fù)數(shù)可燒錄元件、 一燒錄電路以及一感測電路，上述誤動作保護(hù)方法包括設(shè)置一開關(guān)元件于上述可燒錄元件與一外部燒錄電壓之間； 設(shè)置一第一位準(zhǔn)調(diào)整器用以耦接至上述開關(guān)元件的一控制端，其中上述第一位準(zhǔn)調(diào)整器由一第一及一第二電源電壓所供電，上述第二電源電壓低于上述第一電源電壓，并且上述第一電源電壓高于上述外部燒錄電壓；以及 當(dāng)電源啟動過程中上述第二電源電壓尚未備妥時，將上述開關(guān)元件的控制端設(shè)置于一第一邏輯位準(zhǔn)，使得上述開關(guān)元件被截止，并且上述電源總線會與上述外部燒錄電壓斷開。
17. 如權(quán)利要求16所述的誤動作保護(hù)方法，還包括 設(shè)置一第二位準(zhǔn)調(diào)整器于上述燒錄電路的復(fù)數(shù)驅(qū)動器與一燒錄致能信號之間；以及于電源啟動中上述第二電源電壓尚未備妥時，將上述第二位準(zhǔn)調(diào)整器的 輸出端設(shè)置于一第二既定邏輯位準(zhǔn)，使得上述燒錄電路中的上述驅(qū)動器會被 禁能。
18. 如權(quán)利要求17所述的誤動作保護(hù)方法，還包括設(shè)置一第三位準(zhǔn)調(diào)整器于上述感測電路的復(fù)數(shù)感測器與一讀取致能信號 之間；以及于電源啟動中上述第二電源電壓尚未備妥時，將上述第三位準(zhǔn)調(diào)整器的 輸出端設(shè)置于一第三既定邏輯位準(zhǔn)，使得上述感測電路中的上述感測器會被 禁能。
19. 如權(quán)利要求18所述的誤動作保護(hù)方法，其特征在于，上述第一、第 二、第三位準(zhǔn)調(diào)整器通過交流耦合或來自一外部電路的一控制信號，將其輸 出端設(shè)置于上述第一、第二、第三既定邏輯位準(zhǔn)。
20. —種誤動作保護(hù)方法，其包括當(dāng)一核心電壓尚未備妥時，切斷來自可燒錄元件的一外部燒錄電壓；以及當(dāng)上述核心電壓備妥時，根據(jù)一致能信號控制上述外部燒錄電壓和上述 可燒錄元件間的連結(jié)。
21. 如權(quán)利要求20所述的誤動作保護(hù)方法，還包括 當(dāng)上述核心電壓尚未備妥時，設(shè)置一開關(guān)元件的控制端于一既定邏輯位準(zhǔn)，使得外部燒錄電壓與上述可燒錄元件斷開。
22. 如權(quán)利要求21所述的誤動作保護(hù)方法，還包括 調(diào)整上述致能信號的電壓位準(zhǔn)為一電源電壓；以及 當(dāng)上述核心電壓備妥時，提供上述電源電壓至上述開關(guān)元件的控制端，用以控制上述外部燒錄電壓和上述可燒錄元件間的連結(jié)。
全文摘要
本發(fā)明是關(guān)于一種存儲器電路，包括一可燒錄單元包括復(fù)數(shù)可燒錄元件；以及一電源總線，耦接于一外部燒錄電壓與可燒錄元件之間；一開關(guān)元件，連接于外部燒錄電壓與電源總線之間；以及一位準(zhǔn)調(diào)整器，用以將一致能信號的電壓位準(zhǔn)由一第二電源電壓調(diào)整至一第一電源電壓，其中第二電源電壓低于外部燒錄電壓，并且當(dāng)電源啟動過程中第二電源電壓尚未備妥時，位準(zhǔn)調(diào)整器將開關(guān)元件的控制端設(shè)置于一既定邏輯位準(zhǔn)，使得開關(guān)元件被截止，并且電源總線會與外部燒錄電壓斷開，以便避免錯誤燒錄。
文檔編號G11C17/18GK101149975SQ20071015354
公開日2008年3月26日 申請日期2007年9月21日 優(yōu)先權(quán)日2006年9月21日
發(fā)明者饒哲源 申請人:聯(lián)發(fā)科技股份有限公司