專利名稱：存儲(chǔ)器輸出級(jí)電路及存儲(chǔ)器數(shù)據(jù)輸出的方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于存儲(chǔ)器輸出級(jí)電路，特別是有關(guān)于靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory，SRAM)的輸出級(jí)電路。
背景技術(shù)：
于存儲(chǔ)器中，數(shù)據(jù)大多是二進(jìn)制位(binary bit)，每一位需有一個(gè)電路單元負(fù)責(zé)存儲(chǔ)其狀態(tài)是0或1，此電路單元稱為存儲(chǔ)單元，它們排列成矩形數(shù)組，構(gòu)成存儲(chǔ)器的主體。在存儲(chǔ)器內(nèi)，被選中的存儲(chǔ)單元可由控制電路的輸出信號(hào)決定數(shù)據(jù)的寫入及讀出。在寫入時(shí)，可通過輸入輸出選取電路選定存儲(chǔ)單元，再將欲寫入的位存入存儲(chǔ)單元內(nèi)。反之，在讀出時(shí)，可通過輸入輸出選取電路選定存儲(chǔ)單元，將其所儲(chǔ)存的位狀態(tài)以電流或電壓方式經(jīng)由輸出級(jí)電路送出來。因?yàn)閺拇鎯?chǔ)單元讀出的電流或電壓很小，所以要經(jīng)輸出放大器增強(qiáng)其電流或電壓，使其成為標(biāo)準(zhǔn)的數(shù)字信號(hào)(digital signal)后再輸出。
靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory，SRAM)為一種只要電源供應(yīng)不中斷，便能于其中保留住所儲(chǔ)存的數(shù)據(jù)位的隨機(jī)存取存儲(chǔ)器。與動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamic random access memory，DRAM)不同的是，SRAM不需周期性地刷新(refresh)，而SRAM的數(shù)據(jù)存取速度亦較DRAM為快。因此SRAM經(jīng)常被用來作計(jì)算機(jī)的高速緩存(cache memory)，或做為視頻卡中數(shù)字至模擬信號(hào)轉(zhuǎn)換器的部分隨機(jī)存取存儲(chǔ)器。
SRAM的存取時(shí)間決定了SRAM的效能，因?yàn)樵摯嫒r(shí)間決定了存儲(chǔ)器與控制單元或中央處理單元間協(xié)同運(yùn)作的速度。由于SRAM中有數(shù)以千計(jì)的SRAM單元耦接至輸出級(jí)電路，造成輸出級(jí)電路上耦接了大量的寄生電容，由于SRAM單元的驅(qū)動(dòng)力(driving ability)很弱，而該等寄生電容會(huì)造成輸出上的延遲，便形成影響SRAM讀取時(shí)間的關(guān)鍵因素。因此本發(fā)明運(yùn)用感測(cè)放大器于輸出級(jí)電路中檢測(cè)電位的變化，以縮短SRAM的讀取時(shí)間，以提升SRAM效能。

發(fā)明內(nèi)容
本發(fā)明提供一種存儲(chǔ)器輸出級(jí)電路，以解決現(xiàn)有技術(shù)存在的問題。其中該存儲(chǔ)器輸出級(jí)電路偏壓于高電位電壓源以及低電位接地電壓間，該存儲(chǔ)器輸出級(jí)電路耦接于多個(gè)讀取位線(read bit line)與一輸出端之間，而每一個(gè)該讀取位線耦接至至少一存儲(chǔ)器單元的輸出端。該存儲(chǔ)器的輸出級(jí)電路包括至少一個(gè)第一預(yù)充電電路，該第一預(yù)充電電路耦接至對(duì)應(yīng)的多個(gè)該讀取位線其中之一，而該第一預(yù)充電電路用以于讀取目標(biāo)存儲(chǔ)單元前，利用預(yù)充電信號(hào)將該目標(biāo)存儲(chǔ)單元所連接的目標(biāo)讀取位線先充電至高電位；多工器電路，耦接至該第一預(yù)充電電路；以及感測(cè)放大器電路，耦接至該多工器電路，用以于該目標(biāo)存儲(chǔ)單元被選定后，檢測(cè)該目標(biāo)讀取位在線的電壓，并與該高電位比較后，輸出比較結(jié)果信號(hào)于第一輸出節(jié)點(diǎn)，同時(shí)輸出該比較結(jié)果信號(hào)的反相信號(hào)于第二輸出節(jié)點(diǎn)。其中該多工器電路根據(jù)選取信號(hào)選取該目標(biāo)讀取位線，并使得該目標(biāo)讀取位線耦接至該感測(cè)放大器電路，其中該目標(biāo)讀取位線為該等多個(gè)讀取位線其中之一。
本發(fā)明還提供一種存儲(chǔ)器數(shù)據(jù)輸出的方法，用以將目標(biāo)存儲(chǔ)單元的數(shù)據(jù)讀取出來。其中該目標(biāo)存儲(chǔ)單元對(duì)應(yīng)有目標(biāo)讀取位線，該目標(biāo)讀取位線為多個(gè)讀取位線其中之一。該存儲(chǔ)器數(shù)據(jù)輸出的方法包含下列步驟首先，分別預(yù)充電該多個(gè)讀取位線至高電位。接著選定該目標(biāo)存儲(chǔ)單元，以釋放該目標(biāo)讀取單元中儲(chǔ)存的電位至該目標(biāo)讀取位在線。接著自該多個(gè)讀取位線中選取該目標(biāo)讀取位線。接著檢測(cè)該目標(biāo)讀取位線的電壓并與高電位電壓源比較。最后，輸出比較結(jié)果信號(hào)于第一輸出節(jié)點(diǎn)，同時(shí)輸出該比較結(jié)果信號(hào)的反相信號(hào)于第二輸出節(jié)點(diǎn)。
為了讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉數(shù)較佳實(shí)施例，并配合所附圖示，作詳細(xì)說明如下。


圖1為一靜態(tài)隨機(jī)存取存儲(chǔ)器單元的電路圖；圖2為一靜態(tài)隨機(jī)存取存儲(chǔ)器的輸出級(jí)電路；圖3本發(fā)明實(shí)施例的一靜態(tài)隨機(jī)存取存儲(chǔ)器的輸出級(jí)電路；圖4a為預(yù)充電信號(hào)與讀取字線的電壓的時(shí)序圖；圖4b為讀取位線的電壓的時(shí)序圖；
圖4c為感測(cè)放大器控制信號(hào)的電壓的時(shí)序圖；圖4d為輸出信號(hào)的時(shí)序圖。
100～靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元；112、116～拉升晶體管；114、118～拉降晶體管；122、124～通路門晶體管；126、128～讀出端口晶體管；WWL～寫入字線；WBL～寫入位線；WBL～寫入反相位線；RWL～讀取字線； RBL～讀取位線；Vdd～電壓源；130～節(jié)點(diǎn)；200～相關(guān)技術(shù)的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的輸出級(jí)電路；202～寄生電容；204～第一預(yù)充電電路；208～第二預(yù)充電電路；206～感測(cè)放大器電路(sense amplifier)；210～鎖存電路(latch)；211～反相器(inverter)；212、214、218、230、232、234～PMOS晶體管；216、220、222、224、226～NMOS晶體管；236、238～NAND門；PRE～預(yù)充電信號(hào)；SAC～感測(cè)放大器控制信號(hào)；242、244～節(jié)點(diǎn)；OUT～輸出信號(hào)；300～靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)的輸出級(jí)電路；RBL1、RBL2、RBL3、RBL4～讀取位線；302～多工器電路(multiplexer)；304A、304B、304C、304D～第一預(yù)充電電路；308～第二預(yù)充電電路；306～感測(cè)放大器電路(sense amplifier)；
310～鎖存電路(latch)；311～反相器(inverter)；312A、312B、312C、312D、314、318、330、332、334～PMOS晶體管；316、320、322A、322B、322C、322D、323A、323B、323C、323D、324、326～NMOS晶體管；336、338～NAND門；PRE～預(yù)充電信號(hào)；OUT～輸出信號(hào)；SAC～感測(cè)放大器控制信號(hào)；S1、S2、S3、S4～選取信號(hào)；342、344～輸出節(jié)點(diǎn)；346、348～輸入節(jié)點(diǎn)；具體實(shí)施方式
圖1為靜態(tài)隨機(jī)存取存儲(chǔ)器單元100的電路圖。靜態(tài)隨機(jī)存取存儲(chǔ)器單元100為雙端口(dual port)的8晶體管(8T)結(jié)構(gòu)的存儲(chǔ)單元，其具有單一輸出端。該等8個(gè)晶體管包括拉升晶體管112與116，拉降晶體管114與118，通路門晶體管122與124，以及讀出端口晶體管126與128。其中拉升晶體管112與116為PMOS晶體管，而拉降晶體管114與118、通路門晶體管122與124、以及讀出端口晶體管126與128為NMOS晶體管。但本發(fā)明仍可容許其它的NMOS與PMOS晶體管的配置。
拉升晶體管112與116的源極耦接至電壓源Vdd。拉升晶體管112的漏極耦接至通路門晶體管124的源極、拉降晶體管114的漏極、與拉升晶體管116的柵極。同樣地，拉升晶體管116的漏極耦接至通路門晶體管122的源極、拉降晶體管118的漏極、與拉升晶體管112的柵極。拉升晶體管112的柵極亦耦接至拉降晶體管114的柵極。同樣地，拉升晶體管116的柵極亦耦接至拉降晶體管118的柵極，以及讀出端口晶體管126的柵極。拉降晶體管114與118的源極接地。讀出端口晶體管126的源極亦接地。
通路門晶體管122與124的漏極分別耦接至寫入位線WBL(write bit line)及寫入反相位線WBL(write bit bar line)。通路門晶體管122、124的柵極耦接至寫入字線WWL(write word line)。讀出端口晶體管126與128耦接介于地電壓與讀取位線RBL(read bit line)之間，其中讀出端口晶體管128的柵極耦接至讀取字線RWL(read word line)。寫入位線WBL、寫入反相位線WBL、寫入字線WWL、讀取位線RBL、讀取字線RWL可延伸至其它SRAM存儲(chǔ)單元或其它元件，包括數(shù)據(jù)的行列鎖存器(row and column latch)、解碼器(decoder)、選擇驅(qū)動(dòng)器(select driver)、控制邏輯電路、感應(yīng)放大器、多工器、緩沖器等等。
于SRAM的電路設(shè)計(jì)中，通常會(huì)于SRAM的輸出級(jí)電路包含多工器，用以依據(jù)存儲(chǔ)單元的地址進(jìn)行列解碼(column decode)，以選取與該存儲(chǔ)單元地址對(duì)應(yīng)的輸出。此時(shí)若輸出級(jí)電路包含了感測(cè)放大器，通常會(huì)將多工器耦接于感測(cè)放大器的輸出端，因?yàn)槎喙て黢罱佑诟袦y(cè)放大器的輸入端時(shí)，可能對(duì)感測(cè)放大器兩輸入端的平衡性造成影響，而造成錯(cuò)誤的輸出結(jié)果。但如此便需耦接多個(gè)感測(cè)放大器的輸出至多工器的輸入端，這樣會(huì)導(dǎo)致電路布局(layout)上較高的復(fù)雜度，并增加了電路于芯片上占據(jù)的面積。過大的電路面積會(huì)造成芯片上元件密度的減低，亦使同一晶圓上能制造的芯片數(shù)目減少，從而導(dǎo)致生產(chǎn)成本不必要的浪費(fèi)。
圖2為靜態(tài)隨機(jī)存取存儲(chǔ)器的輸出級(jí)電路200。輸出級(jí)電路200包含第一預(yù)充電電路(pre-charge circuit)204、第二預(yù)充電電路208、感測(cè)放大器電路(sense amplifier)206、鎖存電路(latch)210、以及反相器(inverter)211。其中晶體管212、214、218、230、232與234為PMOS晶體管，而晶體管216、220、222、224與226為NMOS晶體管。輸出級(jí)電路200的輸入端為讀取位線RBL，該讀取位線RBL耦接至多個(gè)SRAM單元100的輸出端。由于經(jīng)由讀取位線RBL耦接了為數(shù)甚多的SRAM單元，因此讀取位線RBL上等同于耦接了甚大的寄生電容，該寄生電容以耦接于讀取位線RBL與地電壓間的寄生電容202表示。
圖1中的SRAM單元100，其中所儲(chǔ)存的值可能為0或1，因此節(jié)點(diǎn)130亦視SRAM的儲(chǔ)存值而可能為高電位或低電位。若節(jié)點(diǎn)130為高電位，則讀出端口晶體管126導(dǎo)通；反之若節(jié)點(diǎn)130為低電位，則讀出端口晶體管126關(guān)閉。此時(shí)假設(shè)欲對(duì)該SRAM單元進(jìn)行讀取。于讀取SRAM單元之前，必須通過第一預(yù)充電電路204，將讀取位線RBL預(yù)先充電至高電位(例如為電壓源Vdd的高電位)；而進(jìn)行充電時(shí)，先將預(yù)先充電信號(hào)PRE下降至低電位，PMOS晶體管212便導(dǎo)通，連帶將讀取位線RBL預(yù)先充電至高電位。于此同時(shí)，第二預(yù)充電電路208中的預(yù)先充電信號(hào)PRE亦下降至低電位，PMOS晶體管230、232與234便導(dǎo)通，以將節(jié)點(diǎn)242與244充電至高電壓。節(jié)點(diǎn)242與234為感測(cè)放大器電路206的兩反相輸出端與鎖存電路210的兩反相輸入端的耦接點(diǎn)。當(dāng)讀取位線RBL充電完畢后，便將PMOS晶體管212的柵極的預(yù)先充電信號(hào)PRE提升至高電位，以關(guān)閉PMOS晶體管212。此時(shí)由于預(yù)先充電信號(hào)PRE提升至高電位，PMOS晶體管230、232與234亦被關(guān)閉，因此節(jié)點(diǎn)242與244兩者互相獨(dú)立不相耦接。然后，被選取的SRAM單元100的讀取字線RWL的電壓將升至高電位，以導(dǎo)通讀出端口晶體管128。
此時(shí)若節(jié)點(diǎn)130為高電位，則讀出端口晶體管126與128將均呈導(dǎo)通狀態(tài)；而由于晶體管126的源極接地，因此連帶整條讀取位線RBL的電壓也會(huì)逐漸被下拉至地電位。但因?yàn)榧纳娙?02的存在，因此讀取位線RBL的電壓將呈緩慢下降。此時(shí)將通過感測(cè)放大器電路206，檢測(cè)兩差動(dòng)輸入晶體管222與224的柵極電壓并進(jìn)行比較，并將結(jié)果輸出兩互為反相的電壓于節(jié)點(diǎn)242與244。此時(shí)由于讀取位線RBL的電壓下降較慢，必須取適當(dāng)時(shí)間點(diǎn)啟動(dòng)感測(cè)放大器電路206，使NMOS晶體管222的柵極電壓下降量夠大以輸出正確的讀取結(jié)果，但又不會(huì)將讀取時(shí)間拖延過長(zhǎng)。當(dāng)感測(cè)放大器控制信號(hào)SAC升至高電位時(shí)，NMOS晶體管226便導(dǎo)通，以啟動(dòng)感測(cè)放大器電路206。若感測(cè)放大器控制信號(hào)SAC于恰當(dāng)時(shí)間升至高電位以啟動(dòng)感測(cè)放大器206，則感測(cè)放大器206會(huì)于節(jié)點(diǎn)242輸出低電位，并于節(jié)點(diǎn)244輸出與節(jié)點(diǎn)242反相的高電位。
然后，由NAND門236與238組成的鎖存電路210便接收感測(cè)放大器電路206于節(jié)點(diǎn)242與244的輸出，并持續(xù)輸出與節(jié)點(diǎn)242反相的高電位。最后，反相器211反轉(zhuǎn)鎖存電路210的輸出，而于輸出端OUT輸出低電位。
反之，若節(jié)點(diǎn)130為低電位，則讀出端口晶體管126將呈關(guān)閉狀態(tài)，無法拉低讀取位線RBL的電壓；因此整條讀取位線RBL的電壓仍然維持于預(yù)充電后的高電位。由于此時(shí)感測(cè)放大器206的差動(dòng)輸入晶體管222與224的柵極電壓皆為高電位，將無法得到正確的輸出。為解決此一問題，本發(fā)明特地加大差動(dòng)輸入晶體管222的柵極寬度(gate width)，例如差動(dòng)輸入晶體管222的柵極寬度可為差動(dòng)輸入晶體管224的柵極寬度的1.5倍，以便使差動(dòng)輸入晶體管222與224的柵極接至相同電壓Vdd時(shí)晶體管222有較小的導(dǎo)通電阻，以便于差動(dòng)輸入晶體管222的漏極產(chǎn)生較差動(dòng)輸入晶體管222的漏極為大的電位下拉能力，進(jìn)而使晶體管216的漏極產(chǎn)生地電壓，晶體管220的漏極產(chǎn)生高電壓。因此當(dāng)感測(cè)放大器電路206收到讀取字線RWL的高電位，將于節(jié)點(diǎn)242輸出高電位，并于節(jié)點(diǎn)244輸出低電位。然后，由NAND門236與238組成的鎖存電路210便接收感測(cè)放大器電路206于節(jié)點(diǎn)242與244的輸出，并持續(xù)輸出與節(jié)點(diǎn)242反相的低電位。最后，反相器211反轉(zhuǎn)鎖存電路210的輸出，而于輸出端OUT輸出高電位。
圖3為本發(fā)明一實(shí)施例的靜態(tài)隨機(jī)存取存儲(chǔ)器的輸出級(jí)電路300。輸出級(jí)電路300耦接至多條讀取位線，而耦接至輸出級(jí)電路300的讀取位線數(shù)目視多工器進(jìn)行地址解碼的存儲(chǔ)單元列數(shù)目而定。于本實(shí)施例中假設(shè)SRAM存儲(chǔ)單元的列數(shù)目為4。然而，該列數(shù)目亦可為其它更大的數(shù)目，通常為2的次方，例如8或16。輸出級(jí)電路300包含多個(gè)第一預(yù)充電電路304、第二預(yù)充電電路308、多工器電路(multiplexer)302、感測(cè)放大器電路(senseamplifier)306、鎖存電路(latch)310、以及反相器(inverter)311。
輸出級(jí)電路300的輸入端為多條讀取位線RBL，每一讀取位線RBL耦接至多個(gè)SRAM單元100的輸出端。由于每一讀取位線RBL耦接了為數(shù)甚多的SRAM單元，因此讀取位線RBL上等同于耦接了甚大的寄生電容，該寄生電容會(huì)延緩讀取位在線電位變化的速度。耦接至輸出級(jí)電路300的多條讀取位線的數(shù)目等于存儲(chǔ)單元的列數(shù)目，每一讀取位線耦接至列存儲(chǔ)單元，而當(dāng)對(duì)SRAM進(jìn)行讀取時(shí)，可藉存儲(chǔ)單元地址進(jìn)行列解碼后所得的選取信號(hào)以選取所對(duì)應(yīng)的讀取位線。于本實(shí)施例中，假設(shè)存儲(chǔ)單元的列數(shù)目為4列，因此有4條讀取位線耦接至輸出級(jí)電路300的輸入端，分別為RBL1、RBL2、RBL3、與RBL4。
本發(fā)明中包含有四個(gè)第一預(yù)充電電路304A、304B、304C與304D，分別耦接至對(duì)應(yīng)的讀取位線RBL1、RBL2、RBL3、RBL4。由于讀取位線有對(duì)應(yīng)的第一預(yù)充電電路，因此第一預(yù)充電電路的數(shù)目亦等于存儲(chǔ)單元列數(shù)目。每一第一預(yù)充電電路304包括耦接于電壓源Vdd與對(duì)應(yīng)的讀取位線RBL之間的PMOS晶體管，分別為PMOS晶體管312A、312B、312C與312D，該等晶體管的柵極皆耦接至預(yù)先充電信號(hào)PRE，可接受該預(yù)充電信號(hào)PRE而導(dǎo)通對(duì)應(yīng)的讀取位線RBL。多工器電路302自多條讀取位線RBL選取其中之一耦接至感測(cè)放大器306后，感測(cè)放大器電路306將受選取的讀取位線RBL的電壓與高電位Vdd相比較，并于輸出節(jié)點(diǎn)342與344輸出兩反相的輸出信號(hào)。
多工器電路302包括NMOS晶體管323A～323D，其經(jīng)由輸入節(jié)點(diǎn)346與348耦接至感測(cè)放大器306，用以自多條讀取位線RBL選取其中之一耦接至感測(cè)放大器306。其中輸入選取晶體管323A～323D耦接于節(jié)點(diǎn)346與對(duì)應(yīng)的差動(dòng)輸入晶體管322A～322D之間，其柵極耦接至對(duì)應(yīng)的選取信號(hào)S1～S4，該等選取信號(hào)S1～S4為由目標(biāo)存儲(chǔ)單元地址進(jìn)行列解碼后所得，用以選取所對(duì)應(yīng)的讀取位線作為感測(cè)放大器電路306的輸入。
感測(cè)放大器電路306包括NMOS晶體管316、320、322A～322D、324、326與PMOS晶體管314、318。其中晶體管326耦接于輸入節(jié)點(diǎn)348與地電位之間，其柵極耦接至感測(cè)放大器控制信號(hào)SAC，該感測(cè)放大器控制信號(hào)SAC用以控制整個(gè)感測(cè)放大器電路306的啟動(dòng)與關(guān)閉。每一差動(dòng)輸入晶體管322A～322D皆耦接于對(duì)應(yīng)的輸入選取晶體管323A～323D的源極與輸入節(jié)點(diǎn)348之間，其柵極耦接至對(duì)應(yīng)的讀取位線RBL1～RBL4。差動(dòng)輸入晶體管324耦接于NMOS晶體管320的源極與輸入節(jié)點(diǎn)348之間，其柵極耦接至電壓源Vdd。PMOS晶體管314的柵極與NMOS晶體管316的柵極相耦接后，更與PMOS晶體管318的漏極及NMOS晶體管320的漏極耦接于輸出節(jié)點(diǎn)342。PMOS晶體管318的柵極與NMOS晶體管320的柵極相耦接后，更與PMOS晶體管314的漏極及NMOS晶體管316的漏極耦接于輸出節(jié)點(diǎn)344。輸出節(jié)點(diǎn)342與344為感測(cè)放大器電路306兩反相的輸出端。PMOS晶體管314與318的源極耦接至電壓源Vdd，而NMOS晶體管316的源極耦接至輸出節(jié)點(diǎn)346。
第二預(yù)充電電路308包括PMOS晶體管330、332與334。PMOS晶體管330耦接于電壓源Vdd與輸出節(jié)點(diǎn)342之間。PMOS晶體管332耦接于電壓源Vdd與輸出節(jié)點(diǎn)344之間。PMOS晶體管334耦接于輸出節(jié)點(diǎn)342與344之間。PMOS晶體管330、332與334的柵極均耦接至預(yù)先充電信號(hào)PRE，用以于收到預(yù)先充電信號(hào)PRE時(shí)，將輸出節(jié)點(diǎn)342與344提升至高電位(例如電壓源Vdd的高電位)。鎖存電路310包括NAND門336與338，用以鎖定并儲(chǔ)存輸出節(jié)點(diǎn)342與344輸出的電壓。其中NAND門336的一輸入端耦接至輸出節(jié)點(diǎn)342，另一輸入端耦接至NAND門338的輸出端；而NAND門338的一輸入端耦接至節(jié)點(diǎn)344，另一輸入端耦接至NAND門336的輸出端。反相器311耦接至鎖存電路310的NAND門336的輸出端。
圖1中的SRAM單元100，其中所儲(chǔ)存的值可能為0或1，因此節(jié)點(diǎn)130亦視SRAM的儲(chǔ)存值而可能為高電位或低電位。若節(jié)點(diǎn)130為高電位，則讀出端口晶體管126導(dǎo)通；反之若節(jié)點(diǎn)130為低電位，則讀出端口晶體管126關(guān)閉。
假設(shè)欲對(duì)該SRAM單元100進(jìn)行讀取，并假設(shè)該SRAM單元100的讀出端口晶體管128乃耦接至讀取位線RBL4。于讀取SRAM單元100之前，必須通過第一預(yù)充電電路304D，將讀取位線RBL4預(yù)先充電至高電位Vdd。當(dāng)進(jìn)行充電時(shí)，先將預(yù)先充電信號(hào)PRE下降至低電位，PMOS晶體管312D便導(dǎo)通，連帶將讀取位線RBL4預(yù)先充電至高電位(例如為電壓源Vdd的高電位)。于此同時(shí)，第二預(yù)充電電路308中的預(yù)先充電信號(hào)PRE亦下降至低電位，PMOS晶體管330、332與334便導(dǎo)通，以將節(jié)點(diǎn)342與344充電至高電位(例如為電壓源Vdd的高電位)。節(jié)點(diǎn)342與334為感測(cè)放大器電路306的兩反相輸出端與鎖存電路310的兩反相輸入端的耦接點(diǎn)。當(dāng)讀取位線RBL4充電完畢后，便將預(yù)先充電信號(hào)PRE提升至高電位，以關(guān)閉PMOS晶體管312D。此時(shí)由于預(yù)先充電信號(hào)PRE提升至高電位，PMOS晶體管330、332與334亦被關(guān)閉，因此節(jié)點(diǎn)342與344兩者互相獨(dú)立不相耦接。然后，被選取的SRAM單元100的讀取字線RWL的電壓將升至高電位，以導(dǎo)通讀出端口晶體管128。見圖4(a)，其中預(yù)先充電信號(hào)PRE先提升至高電位，接著讀取字線RWL亦升至高電位。
由于輸入節(jié)點(diǎn)346與348之間耦接了多工器電路302的四組相同的晶體管322與323，必須通過選取信號(hào)S4以選取并導(dǎo)通輸入選取晶體管323D，以將感測(cè)放大器電路306耦接至正確的讀取字線RBL4。
假設(shè)目標(biāo)讀取SRAM單元100的地址經(jīng)列解碼后所得的選取信號(hào)S1、S2、S 3、S4分別為0、0、0、1，因此輸入選取晶體管323A、323B、323C皆為關(guān)閉，因而讀取位線RBL1～RBL3于此刻并不影響感測(cè)放大器電路306。
此時(shí)若節(jié)點(diǎn)130為高電位，則讀出端口晶體管126與128將均呈導(dǎo)通狀態(tài)；而由于晶體管126的源極接地，因此連帶整條讀取位線RBL4的電壓也會(huì)逐漸被下拉至地電位。但因?yàn)榧纳娙莸拇嬖?，因此讀取位線RBL4的電壓將呈緩慢下降，如圖4(b)所示。此時(shí)將通過感測(cè)放大器電路306，檢測(cè)兩差動(dòng)輸入晶體管322D與324的柵極電壓并進(jìn)行比較，并將結(jié)果輸出兩互為反相的電壓于節(jié)點(diǎn)342與344。由于讀取位線RBL4的電壓下降較慢，必須取適當(dāng)時(shí)間點(diǎn)啟動(dòng)感測(cè)放大器電路306，使NMOS晶體管322D的柵極電壓下降量夠大以輸出正確的讀取結(jié)果，但又不會(huì)將讀取時(shí)間拖延過長(zhǎng)。當(dāng)感測(cè)放大器控制信號(hào)SAC升至高電位時(shí)，NMOS晶體管326便導(dǎo)通，以啟動(dòng)感測(cè)放大器電路306。請(qǐng)見圖4(c)，若感測(cè)放大器控制信號(hào)SAC如虛線c1～c3所示般過早升至高電位時(shí)，則感測(cè)放大器306會(huì)于節(jié)點(diǎn)342輸出錯(cuò)誤的高電位，如圖4(d)中的虛線d1～d3所示。若感測(cè)放大器控制信號(hào)SAC如實(shí)線c4～c8所示般于恰當(dāng)時(shí)間升至高電位時(shí)，則感測(cè)放大器306會(huì)于節(jié)點(diǎn)342輸出正確的低電位(如圖4(d)中的實(shí)線d4～d8所示)，并于節(jié)點(diǎn)344輸出與節(jié)點(diǎn)342反相的高電位。
然后，由NAND門336與338組成的鎖存電路308便接收感測(cè)放大器電路308于節(jié)點(diǎn)342與344的輸出，并持續(xù)輸出與節(jié)點(diǎn)342反相的高電位。最后，反相器311反轉(zhuǎn)鎖存電路308的輸出，而于輸出端OUT輸出低電位。
反之，若節(jié)點(diǎn)130為低電位，則讀出端口晶體管126將呈關(guān)閉狀態(tài)，無法拉低讀取位線RBL4的電壓；因此整條讀取位線RBL4的電壓仍然維持于預(yù)充電后的高電位。由于此時(shí)感測(cè)放大器306的差動(dòng)輸入晶體管322D與324的柵極電壓皆為高電位，將無法得到正確的輸出。為解決此一問題，本發(fā)明特地加大多工器電路302中的差動(dòng)輸入晶體管322A～322D與輸入選取晶體管323A～323D的柵極寬度(gate width)，例如差動(dòng)輸入晶體管322～322D與輸入選取晶體管323A～323D的柵極寬度可為差動(dòng)輸入晶體管324的柵極寬度的3.5倍，以便使差動(dòng)輸入晶體管322與324的柵極電壓為相同的高電位Vdd時(shí)，差動(dòng)輸入晶體管322A～322D與輸入選取晶體管323A～323D串聯(lián)后的等效導(dǎo)通電阻較差動(dòng)輸入晶體管324的導(dǎo)通電組為小，以便于差動(dòng)輸入晶體管322A～322D的漏極產(chǎn)生較差動(dòng)輸入晶體管324的漏極為大的電位下拉能力，進(jìn)而使晶體管316的漏極產(chǎn)生地電壓，晶體管320的漏極產(chǎn)生高電壓。因此當(dāng)感測(cè)放大器電路306收到讀取位線RBL4的高電位，將于節(jié)點(diǎn)342輸出高電位，并于節(jié)點(diǎn)344輸出低電位。然后，由NAND門336與338組成的鎖存電路310便接收感測(cè)放大器電路306于節(jié)點(diǎn)342與344的輸出，并持續(xù)輸出與節(jié)點(diǎn)342反相的低電位。最后，反相器311反轉(zhuǎn)鎖存電路310的輸出，而于輸出端OUT輸出高電位。
本發(fā)明于單端輸出的SRAM的輸出電路中運(yùn)用感測(cè)放大器以加快SRAM的讀取速度，以有效減少SRAM的讀取時(shí)間，而增進(jìn)SRAM的效能。其中該感測(cè)放大器的兩輸入端分別接上電壓源Vdd與讀取位線，并增大耦接到讀取位線的晶體管柵極寬度以減少該晶體管的導(dǎo)通電阻，以使感測(cè)放大器的兩輸入端皆為高電位時(shí)能得到正確的輸出。本發(fā)明并利用該感測(cè)放大器輸入端不對(duì)稱的特性，將多工器整合入感測(cè)放大器電路的輸入端，以使該SRAM的輸出電路可同時(shí)耦接至多組讀取位線，并節(jié)省了多工器整合于感測(cè)放大器電路的輸出端所需感測(cè)放大器的數(shù)目，從而簡(jiǎn)化電路布局(layout)的復(fù)雜度，并減少電路于芯片上占據(jù)的面積，以節(jié)省生產(chǎn)成本。
上述已描述了本發(fā)明的數(shù)實(shí)施例。本領(lǐng)域技術(shù)人員應(yīng)明了，他們可將本發(fā)明實(shí)施例修改或作為設(shè)計(jì)的基礎(chǔ)，以達(dá)到與本文所介紹的實(shí)施例相同的目的或便利性。本領(lǐng)域技術(shù)人員亦應(yīng)明了，上述的等值結(jié)構(gòu)物并未超越本發(fā)明的精神與范疇，即使本領(lǐng)域技術(shù)人員作出各種形式的修改、替換或改變，只要仍符合本發(fā)明的精神，便仍然屬于本發(fā)明的保護(hù)范疇。
權(quán)利要求
1.一種存儲(chǔ)器輸出級(jí)電路，其中該存儲(chǔ)器輸出級(jí)電路偏壓于高電位電壓源以及低電位接地電壓間，該存儲(chǔ)器輸出級(jí)電路耦接于多個(gè)讀取位線與一輸出端之間，而每一個(gè)該讀取位線耦接至至少一存儲(chǔ)器單元的輸出端，該存儲(chǔ)器的輸出級(jí)電路包括至少一個(gè)第一預(yù)充電電路，該第一預(yù)充電電路耦接至對(duì)應(yīng)的多個(gè)該讀取位線其中之一，而該第一預(yù)充電電路用以于讀取目標(biāo)存儲(chǔ)單元前，利用預(yù)充電信號(hào)將該目標(biāo)存儲(chǔ)單元所連接的目標(biāo)讀取位線先充電至高電位；多工器電路，耦接至該第一預(yù)充電電路；以及感測(cè)放大器電路，耦接至該多工器電路，用以于該目標(biāo)存儲(chǔ)單元被選定后，檢測(cè)該目標(biāo)讀取位在線的電壓，并與該高電位比較后，輸出比較結(jié)果信號(hào)于第一輸出節(jié)點(diǎn)，同時(shí)輸出該比較結(jié)果信號(hào)的反相信號(hào)于第二輸出節(jié)點(diǎn)；其中該多工器電路根據(jù)選取信號(hào)選取該目標(biāo)讀取位線，并使得該目標(biāo)讀取位線耦接至該感測(cè)放大器電路，其中該目標(biāo)讀取位線為該等多個(gè)讀取位線其中之一。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器輸出級(jí)電路，其中該選取信號(hào)是依據(jù)該目標(biāo)存儲(chǔ)單元的地址解碼而得。
3.根據(jù)權(quán)利要求1所述的存儲(chǔ)器輸出級(jí)電路，其中該多工器電路包括至少一個(gè)輸入選取晶體管，該輸入選取晶體管的柵極耦接對(duì)應(yīng)的該選取信號(hào)，而漏極耦接至第一輸入節(jié)點(diǎn)。
4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器輸出級(jí)電路，其中該感測(cè)放大器電路包括至少一個(gè)第一差動(dòng)輸入晶體管，該第一差動(dòng)輸入晶體管的漏極耦接至對(duì)應(yīng)的該輸入選取晶體管，柵極耦接多個(gè)該讀取位線其中之一，源極耦接至第二輸入節(jié)點(diǎn)；以及第二差動(dòng)輸入晶體管，該二差動(dòng)輸入晶體管的柵極耦接至該高電位電壓源，源極耦接至該第二輸入節(jié)點(diǎn)。
5.根據(jù)權(quán)利要求4所述的存儲(chǔ)器輸出級(jí)電路，其中該第一差動(dòng)輸入晶體管與該輸入選取晶體管的柵極寬度大于該第二差動(dòng)輸入晶體管的柵極寬度。
6.根據(jù)權(quán)利要求4所述的存儲(chǔ)器輸出級(jí)電路，其中該感測(cè)放大器電路還包括第一PMOS晶體管，源極耦接該高電位電壓源，漏極耦接至該第二輸出節(jié)點(diǎn)，柵極耦接至該第一輸出節(jié)點(diǎn)；第二PMOS晶體管，源極耦接該高電位電壓源，漏極耦接至該第一輸出節(jié)點(diǎn)，柵極耦接至該第二輸出節(jié)點(diǎn)；第一NMOS晶體管，漏極耦接該第二輸出節(jié)點(diǎn)，源極經(jīng)由該第一輸入節(jié)點(diǎn)耦接至該輸入選取晶體管，柵極耦接至該第一輸出節(jié)點(diǎn)；第二NMOS晶體管，漏極耦接該第一輸出節(jié)點(diǎn)，源極耦接至該第二差動(dòng)輸入晶體管的漏極，柵極耦接至該第二輸出節(jié)點(diǎn)；以及第三NMOS晶體管，耦接于該第二輸入節(jié)點(diǎn)與接地電壓之間，其柵極耦接至感測(cè)放大器控制信號(hào)，而該感測(cè)放大器控制信號(hào)可導(dǎo)通該第三NMOS晶體管以啟動(dòng)該感測(cè)放大器電路。
7.根據(jù)權(quán)利要求1所述的存儲(chǔ)器輸出級(jí)電路，還包含鎖存電路，經(jīng)該第一輸出節(jié)點(diǎn)與第二輸出節(jié)點(diǎn)耦接至該感測(cè)放大器，用以儲(chǔ)存該感測(cè)放大器電路所輸出的該比較結(jié)果信號(hào)。
8.根據(jù)權(quán)利要求7所述的存儲(chǔ)器輸出級(jí)電路，還包含反相器，耦接至該鎖存電路，用以將該比較結(jié)果信號(hào)反相并輸出于該輸出端。
9.根據(jù)權(quán)利要求1所述的存儲(chǔ)器輸出級(jí)電路，還包括第二預(yù)充電電路，耦接至該第一輸出節(jié)點(diǎn)與該第二輸出節(jié)點(diǎn)，用以于該目標(biāo)存儲(chǔ)單元被選定前將該第一輸出節(jié)點(diǎn)與該第二輸出節(jié)點(diǎn)的電位提升至該高電位。
10.根據(jù)權(quán)利要求9所述的存儲(chǔ)器輸出級(jí)電路，其中該第二預(yù)充電電路包括第三PMOS晶體管，源極耦接于該高電位電壓源，漏極耦接至該第一輸出節(jié)點(diǎn)，柵極耦接至該預(yù)充電信號(hào)，使得該第一輸出節(jié)點(diǎn)提升至高電位；第四PMOS晶體管，源極耦接于該高電位電壓源，漏極耦接至該第二輸出節(jié)點(diǎn)，柵極耦接至該預(yù)充電信號(hào)，使得該第二輸出節(jié)點(diǎn)提升至高電位；以及第五PMOS晶體管，耦接于該第一輸出節(jié)點(diǎn)與該第二輸出節(jié)點(diǎn)之間，柵極耦接至該預(yù)充電信號(hào)，而該預(yù)充電信號(hào)可導(dǎo)通該第五PMOS晶體管以連接該第一與第二輸出節(jié)點(diǎn)。
11.根據(jù)權(quán)利要求1所述的存儲(chǔ)器輸出級(jí)電路，其中該第一預(yù)充電電路包括有第六PMOS晶體管，源極耦接于該高電位電壓源，漏極耦接至對(duì)應(yīng)的多個(gè)該讀取位線其中之一，柵極耦接至該預(yù)充電信號(hào)，而該預(yù)充電信號(hào)可導(dǎo)通該等多個(gè)第六PMOS晶體管，以將該讀取位線提升至高電位。
12.根據(jù)權(quán)利要求1所述的存儲(chǔ)器輸出級(jí)電路，其中該存儲(chǔ)器單元包括第一讀出端口晶體管，一端耦接多個(gè)該讀取位線其中之一，柵極耦接至讀取字線；以及第二讀出端口晶體管，其源極耦接于該接地電位，其柵極電壓視該存儲(chǔ)器單元所儲(chǔ)存的位而為高電位或低電位；其中該讀取字線可導(dǎo)通該第一讀出端口晶體管以使該讀取位線與該第二讀出端口晶體管的漏極相耦接，而當(dāng)耦接至該存儲(chǔ)器單元的該讀取字線的電壓升至高電位時(shí)，便可選定該存儲(chǔ)器單元為該目標(biāo)存儲(chǔ)單元，當(dāng)該存儲(chǔ)器單元選定后，且該第二讀出端口晶體管的柵極電壓為高電位時(shí)，可導(dǎo)通該第一與該第二讀出端口晶體管，而下拉該讀取位線的電位至低電位。
13.一種存儲(chǔ)器數(shù)據(jù)輸出的方法，用以將目標(biāo)存儲(chǔ)單元的數(shù)據(jù)讀取出來，其中該目標(biāo)存儲(chǔ)單元對(duì)應(yīng)有目標(biāo)讀取位線，該目標(biāo)讀取位線為多個(gè)讀取位線其中之一，該方法包含有分別預(yù)充電該多個(gè)讀取位線至高電位；選定該目標(biāo)存儲(chǔ)單元，以釋放該目標(biāo)讀取單元中儲(chǔ)存的電位至該目標(biāo)讀取位在線；自該多個(gè)讀取位線中選取該目標(biāo)讀取位線耦接至感測(cè)放大器；檢測(cè)該目標(biāo)讀取位線的電壓并與高電位電壓源比較；以及輸出比較結(jié)果信號(hào)于第一輸出節(jié)點(diǎn)，同時(shí)輸出該比較結(jié)果信號(hào)的反相信號(hào)于第二輸出節(jié)點(diǎn)。
14.根據(jù)權(quán)利要求13所述的存儲(chǔ)器數(shù)據(jù)輸出方法，還包含于選定該目標(biāo)存儲(chǔ)單元前，將該第一輸出節(jié)點(diǎn)以及第二輸出節(jié)點(diǎn)的電位提升至該高電位。
15.根據(jù)權(quán)利要求13所述的存儲(chǔ)器數(shù)據(jù)輸出方法，還包含將該比較結(jié)果信號(hào)反相后輸出。
16.根據(jù)權(quán)利要求13所述的存儲(chǔ)器數(shù)據(jù)輸出方法，其中當(dāng)該存儲(chǔ)器數(shù)據(jù)為1時(shí)，使得該目標(biāo)讀取位線的電壓拉至低電位，比較該目標(biāo)讀取位線的電壓與該高電位電壓源后，于該第一輸出節(jié)點(diǎn)輸出低電位，于該第二輸出節(jié)點(diǎn)輸出高電位。
17.根據(jù)權(quán)利要求13所述的存儲(chǔ)器數(shù)據(jù)輸出方法，其中還包含利用控制信號(hào)使得于適當(dāng)時(shí)間點(diǎn)比較該目標(biāo)讀取位線的電壓與該高電位電壓源。
18.根據(jù)權(quán)利要求13所述的存儲(chǔ)器數(shù)據(jù)輸出方法，其中當(dāng)該存儲(chǔ)器數(shù)據(jù)為0時(shí)，該目標(biāo)讀取位線的電壓上拉至高電位，比較該目標(biāo)讀取位線的電壓與該高電位電壓源后，于該第一輸出節(jié)點(diǎn)輸出高電位，于該第二輸出節(jié)點(diǎn)輸出低電位。
19.根據(jù)權(quán)利要求13所述的存儲(chǔ)器數(shù)據(jù)輸出方法，其中利用非對(duì)稱的感測(cè)放大器耦，使得當(dāng)該目標(biāo)讀取位線的電壓充電至如同該高電位電壓源的高電位時(shí)，可以區(qū)分該目標(biāo)讀取位線的電壓與該電壓源的差異。
全文摘要
一種存儲(chǔ)器輸出級(jí)電路，包括多個(gè)第一預(yù)充電電路，每一該等多個(gè)第一預(yù)充電電路耦接至與其相對(duì)應(yīng)的多條讀取位線其中之一。多工器電路，用以選取該等多條讀取位線其中之一耦接至感測(cè)放大器電路。該感測(cè)放大器電路，經(jīng)由該多工器電路耦接至該等多條讀取位線，用以將該等多條讀取位線其中之一上的電壓與該高電位相比較后，輸出比較結(jié)果信號(hào)于兩輸出節(jié)點(diǎn)。
文檔編號(hào)G11C7/00GK1832036SQ200510136110
公開日2006年9月13日 申請(qǐng)日期2005年12月21日 優(yōu)先權(quán)日2005年12月21日
發(fā)明者黃超圣 申請(qǐng)人:威盛電子股份有限公司