專利名稱：存儲器控制芯片及控制電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種存儲器電路，且特別是有關(guān)于一種存儲器控制芯片及控制電路。
一般在個人計算機中所使用的存儲器，有同步動態(tài)隨機存取存儲器(Synchronous dynamic random access memory，簡稱SDRAM)，和雙倍數(shù)據(jù)速率動態(tài)隨機存取存儲器(Double datarate dynamic randomaccess memory，簡稱DDRDRAM)。其中，SDRAM是參考系統(tǒng)時間脈沖的上升緣或下降緣來進行數(shù)據(jù)的存取操作，而DDRDRAM則為參考系統(tǒng)時間脈沖的上升緣及下降緣來進行數(shù)據(jù)的存取操作，以達雙倍于系統(tǒng)時間脈沖頻率的數(shù)據(jù)傳輸速率。
目前市面上發(fā)展的DDRDRAM存儲器模塊使用符合JEDEC標準的184腳位規(guī)格的存儲器模塊插槽，其提供的數(shù)據(jù)信號腳位為64位寬，與存儲器控制芯片的64位寬度總線正好相符。因此，每一存儲器模塊即可定義為一個記憶組(Memory bank)，每次存儲器控制芯片即可存取64位寬的數(shù)據(jù)。為了增加存儲器尋址空間及保留存儲器擴充的彈性，主機板中通常會有數(shù)量不等的存儲器模塊插槽，用以分別插置存儲器模塊，而不同的存儲器模塊插槽即可代表不同記憶組(Memory bank)的存儲器模塊。
請參考

圖1所示，其顯示一種現(xiàn)有的存儲器控制電路。此電路包括存儲器控制芯片110、時間脈沖緩沖器140、第一存儲器模塊120及第二存儲器模塊130。上述第一存儲器模塊120及第二存儲器模塊130屬于不同兩記憶組的存儲器模塊插于存儲器模塊插槽(未繪示)上用以和存儲器控制芯片110實現(xiàn)數(shù)據(jù)的存取。此外，由于此存儲器控制芯片110的數(shù)據(jù)信號腳位(DATA)為64位寬，而第一存儲器模塊120及第二存儲器模塊130的數(shù)據(jù)信號腳位SD1及SD2亦為64位寬，所以存儲器控制芯片110可使用64位寬度的數(shù)據(jù)總線115來分別存取各個存儲器模塊中的數(shù)據(jù)。如圖所示，存儲器控制芯片110的時間脈沖產(chǎn)生腳位(DCLKO)連接至?xí)r間脈沖緩沖器140的時間脈沖輸入端(CKI)，用以增強時間脈沖信號的驅(qū)動能力，再以時間脈沖緩沖器140的時間脈沖輸出端(CKO1)來輸出時間脈沖信號用以同時驅(qū)動第一存儲器模塊120以及第二存儲器模塊130(此時間脈沖緩沖器140所輸出時間脈沖信號最多可用以驅(qū)動4組存儲器模塊)。因此，時間脈沖信號可傳送至第一存儲器模塊120與第二存儲器模塊130作為數(shù)據(jù)存取時的參考時間脈沖信號。而時間脈沖緩沖器140的時間脈沖回饋輸出端(CKO2)則將時間脈沖信號傳送回存儲器控制芯片110的時間脈沖回饋輸入端(DCLKI)。在存儲器控制芯片110內(nèi)有一鎖相回路(未繪示)，用以調(diào)整時間脈沖信號輸出端(DCLKO)所送出的時間脈沖相位。由于存儲器模塊插槽上的存儲器模塊的數(shù)據(jù)信號腳位為64位寬，故當存儲器控制芯片110的時間脈沖產(chǎn)生腳位(DCLKO)送出時間脈沖信號，并配合一地址來以存取任一存儲器模塊時，代表著數(shù)據(jù)總線115上可能出現(xiàn)有64位的數(shù)據(jù)變化，而在數(shù)據(jù)總線115上的數(shù)據(jù)變化將導(dǎo)致存儲器控制芯片的數(shù)據(jù)信號腳位(DATA)會出現(xiàn)大量噪聲，例如是同時切換輸出(Simultaneous Switch Output，簡稱SSO)噪聲。為了克服此一問題，故必須于存儲器控制芯片110中靠近數(shù)據(jù)信號腳位(DATA)的地方安排許多電源/接地腳位，以增加數(shù)據(jù)信號腳位(DATA)變化時的充放電路徑來快速排除噪聲，并使得噪聲控制在允許的范圍內(nèi)。
隨著半導(dǎo)體科技的發(fā)展，中央處理單元運算能力的進步可謂一日千里。因此，個人計算機中存儲器控制芯片的總線寬度也必須加以擴充，以便與中央處理單元的運算能力相配合。
請參照圖2，其所繪示為現(xiàn)有技術(shù)在128位寬度架構(gòu)下的存儲器控制電路。在此架構(gòu)下，128位的數(shù)據(jù)總線155是由二個存儲器模塊162與164各提供64位的數(shù)據(jù)信號，并且，此架構(gòu)的主機板至少需插入偶數(shù)個存儲器模塊才能夠運作。如圖所示，此電路包括存儲器控制芯片150、時間脈沖緩沖器180、第三存儲器模塊162及第四存儲器模塊164。而上述第三存儲器模塊162及第四存儲器模塊164則被定義為相同的記憶組(Memory bank)160插于個別的存儲器模塊插槽(未繪示)。由于此存儲器控制芯片150的總線數(shù)據(jù)信號腳位(DATA)為128位寬，而第三存儲器模塊162及第四存儲器模塊164的數(shù)據(jù)信號腳位SD1及SD2總和為128位寬，所以存儲器控制芯片150可使用128位寬度的數(shù)據(jù)總線155來同時存取相同記憶組(Memory bank)160中存儲器模塊162與164的數(shù)據(jù)。在此架構(gòu)之下，存儲器控制芯片150的時間脈沖產(chǎn)生腳位(DCLKO)連接至?xí)r間脈沖緩沖器180的時間脈沖輸入端(CKI)，用以增強時間脈沖信號的驅(qū)動能力，再以時間脈沖緩沖器180的時間脈沖輸出端(CKO1)來輸出時間脈沖信號用以同時驅(qū)動第三存儲器模塊162以及第四存儲器模塊164。因此，時間脈沖信號可傳送至第三存儲器模塊162與第四存儲器模塊164作為數(shù)據(jù)存取時的參考時間脈沖信號。而時間脈沖緩沖器180時間脈沖回饋輸出端(CKO2)則將時間脈沖信號傳送回存儲器控制芯片150的時間脈沖回饋輸入端(DCLKI)，用以供存儲器控制芯片110調(diào)整時間脈沖產(chǎn)生腳位(DCLKO)所送出的時間脈沖相位。
以新的128位寬的DDRDRAM存儲器模塊而言每一次的存取最多會造成數(shù)據(jù)總線155上128位的數(shù)據(jù)變化，可想而知，在數(shù)據(jù)信號變化時，處理128位數(shù)據(jù)信號的存儲器控制芯片110在數(shù)據(jù)信號腳位(DATA)所出現(xiàn)的噪聲必定會比處理64位數(shù)據(jù)信號的存儲器控制芯片在數(shù)據(jù)信號腳位所出現(xiàn)的噪聲要大了許多。因此，以相同的時間脈沖信號來同時存取128位的數(shù)據(jù)，勢必得要增加許多的電源/接地腳位，安排于數(shù)據(jù)信號腳位(DATA)附近，以降低其噪聲。然而，為了避免大幅增加制造成本，存儲器控制芯片110采用37.5mm×37.5mm的包裝，而受到腳位數(shù)的限制，實在無法安排足夠的電源/接地腳位，但如電源/接地腳位數(shù)安排不足，則又將難以克服噪聲的問題。
實用新型內(nèi)容有鑒于此，本實用新型提供一種存儲器控制芯片及控制電路，其可于較少的電源/接地腳位數(shù)安排之下，克服噪聲的問題。
為實現(xiàn)上述及其它目的，本實用新型提供一種存儲器控制芯片，用以存取一記憶組中的多個存儲器模塊，包括多組數(shù)據(jù)信號腳位，每一組數(shù)據(jù)信號腳位均可對應(yīng)連接至每一個存儲器模塊一組數(shù)據(jù)信號腳位。以及，多個時間脈沖產(chǎn)生腳位，輸出對應(yīng)的時間脈沖信號輸入至每一個存儲器模塊的時間脈沖輸入腳位。其中，所有的時間脈沖信號具有相同頻率且彼此存在一預(yù)定相位差。
本實用新型還提供一種存儲器控制電路，包括多個存儲器模塊，每一個存儲器模塊均具有一時間脈沖輸入腳位與一組數(shù)據(jù)信號腳位，其中，這些存儲器模塊系為同一記憶組。以及，一存儲器控制芯片，具有多組數(shù)據(jù)信號腳位，每一組數(shù)據(jù)信號腳位均可對應(yīng)連接至每一個存儲器模塊的一組數(shù)據(jù)信號腳位，并且具有多個時間脈沖產(chǎn)生腳位，輸出對應(yīng)的時間脈沖信號至每一個存儲器模塊的時間脈沖輸入腳位。其中，所有的時間脈沖信號具有相同頻率且彼此存在一預(yù)定相位差。
此外，本實用新型還公開了一種存儲器控制方法，用以控制同一記憶組中的多個存儲器模塊，包括下列步驟首先，提供多組芯片數(shù)據(jù)信號腳位，每一組芯片數(shù)據(jù)信號腳位均可對應(yīng)連接至每一個存儲器模塊的一組數(shù)據(jù)信號腳位。接著，提供多個時間脈沖信號對應(yīng)輸入至每一個存儲器模塊的時間脈沖輸入腳位，使得每一個存儲器模塊可均可根據(jù)對應(yīng)的時間脈沖信號來作存儲器模塊的數(shù)據(jù)存取，其中，所有的時間脈沖信號具有相同頻率且彼此存在一預(yù)定相位差。接著，根據(jù)時間脈沖信號，依序由不同組的芯片數(shù)據(jù)信號腳位來作每一個存儲器模塊所對應(yīng)的組數(shù)據(jù)信號腳位的數(shù)據(jù)存取。
為讓本實用新型的上述和其它目的、特征、和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合所附圖式，加以詳細說明。
圖3為根據(jù)本實用新型較佳實施例的一種存儲器控制電路；以及圖4為根據(jù)本實用新型較佳實施例的時間脈沖時序圖。
圖中符號說明110、150、210 存儲器控制芯片115、155 數(shù)據(jù)總線120第一存儲器模塊130第二存儲器模塊140、180、240 時間脈沖緩沖器160、220 記憶組162第三存儲器模塊164第四存儲器模塊212第一數(shù)據(jù)總線214第二數(shù)據(jù)總線222第五存儲器模塊224第六存儲器模塊由于此存儲器控制芯片210的總線數(shù)據(jù)信號腳位(DATA1與DATA2)為128位寬，而第五存儲器模塊222及第六存儲器模塊224的數(shù)據(jù)信號腳位SD1及SD2總和為128位寬，所以存儲器控制芯片210可使用128位寬度的數(shù)據(jù)總線來存取相同記憶組220中存儲器模塊222與224的數(shù)據(jù)。其中，第一組芯片數(shù)據(jù)信號腳位(DATA1)連接至第五存儲器模塊222的第一組數(shù)據(jù)腳位(SD1)，并以64位寬度的第一數(shù)據(jù)總線212來存取。而第二組芯片數(shù)據(jù)信號腳位(DATA2)連接至第六存儲器模塊224的第二組數(shù)據(jù)腳位(SD2)，并以64位寬度的第二數(shù)據(jù)總線214來存取。
由圖上可知，存儲器控制芯片210的第一時間脈沖產(chǎn)生腳位(DCLKOL)會輸出一第一時間脈沖，而第二時間脈沖產(chǎn)生腳位(DCLKOH)會輸出一第二時間脈沖。此二時間脈沖分別輸入至?xí)r間脈沖緩沖器240的第一時間脈沖輸入端(CKI1)與第二時間脈沖輸入端(CKI2)，用以增強時間脈沖信號的驅(qū)動能力，再以時間脈沖緩沖器240的第一時間脈沖輸出端(CKO1)與第二時間脈沖輸出端(CKO2)來分別輸出第一時間脈沖信號與第二時間脈沖信號至第五存儲器模塊222的時間脈沖輸入腳位(CK1)以及第六存儲器模塊224的時間脈沖輸入腳位(CK2)。因此，第五存儲器模塊222以及第六存儲器模塊224可分別參考第一時間脈沖以及第二時間脈沖來達成數(shù)據(jù)的存取。
再者，時間脈沖緩沖器240第一時間脈沖回饋輸出端(CKO11)與第二時間脈沖回饋輸出端(CKO12)則分別將第一時間脈沖時間脈沖信號與第二時間脈沖信號傳送回存儲器控制芯片210的第一時間脈沖回饋輸入端(DCLKIL)與第二時間脈沖回饋輸入端(DCLKIH)，用以供存儲器控制芯片210來個別調(diào)整第一時間脈沖產(chǎn)生腳位(DCLKOL)及第二時間脈沖產(chǎn)生腳位(DCLKOH)所送出的時間脈沖。
由于電源/接地腳位數(shù)目受限于存儲器控制芯片采用37.5mm×37.5mm的包裝，在此我們將相同周期時間的第一時間脈沖信號與第二時間脈沖信號，以一預(yù)定相位差的方式，分別由第一時間脈沖產(chǎn)生腳位(DCLKOL)與第二時間脈沖產(chǎn)生腳位(DCLKOH)送出(如圖4所示第一時間脈沖產(chǎn)生腳位(DCLKOL)與第二時間脈沖產(chǎn)生腳位(DCLKOH)所送出的二個時間脈沖信號存在一相位差A(yù))。
亦即，第五存儲器模塊222與第六存儲器模塊224個別參考第一時間脈沖信號與第二時間脈沖信號，因此第一數(shù)據(jù)信號212與第二數(shù)據(jù)信號214在不同時間被存儲器控制芯片210所存取，由于每次存取最多僅會有64位的變化(第一數(shù)據(jù)總線212或者第二數(shù)據(jù)總線214上的數(shù)據(jù)變化)，因此就可利用就較少電源/接地腳位，并在兩個不同時間下分兩次消除64位的數(shù)據(jù)變化所導(dǎo)致的同時切換輸出(SimultaneousSwitch Output，簡稱SSO)的大量噪聲，而不需要再增加電源/接地腳位數(shù)目來消除128位的數(shù)據(jù)變化。
當然上述芯片數(shù)據(jù)信號腳位與時間脈沖產(chǎn)生腳位并非限定于兩組，只要有不同位寬的存儲器控制芯片，都可隨時調(diào)整到適當?shù)臅r間脈沖產(chǎn)生腳產(chǎn)生多個時間脈沖信號對應(yīng)控制芯片數(shù)據(jù)信號腳位所存取數(shù)據(jù)信號即可。而在預(yù)定相位差(相位差A(yù))的設(shè)計方面，以DDRDRAM來說，是參考時間脈沖的上升緣及下降緣來進行數(shù)據(jù)的存取操作，因此預(yù)定相位差(相位差A(yù))需控制在小于1/2周期，例如1/4周期時間或1/8周期時間，其中以1/4周期時間為最佳，因第一數(shù)據(jù)信號212與第二數(shù)據(jù)信號214產(chǎn)生數(shù)據(jù)變化間隔最大，因此SSO可有效控制在一定范圍之內(nèi)。
另外，在存儲器模塊數(shù)量不多的情況下，也可直接將第一時間脈沖產(chǎn)生腳位(DCLKOL)直接連接至第五存儲器模塊222的時間脈沖輸入腳位(CK1)。而第二時間脈沖產(chǎn)生腳位(DCLKOH)直接連接至第六存儲器模塊224的時間脈沖輸入腳位(CK2)。如此，也可以實現(xiàn)使用具有一預(yù)定相位差的二個時間脈沖來存取同一記憶組(Bank)中的二個存儲器模塊。
依照本實施例，此第一時間脈沖與第二時間脈沖的頻率例如為133MHz或166MHz。當?shù)谝粫r間脈沖與第二時間脈沖的頻率為133MHz時，第一數(shù)據(jù)總線212與第二數(shù)據(jù)總線214上的數(shù)據(jù)傳輸速率為266MHz，預(yù)定相位差設(shè)定為第一時間脈沖的1/8周期即可有效控制噪聲于一預(yù)定范圍之內(nèi)。當?shù)谝粫r間脈沖與第二時間脈沖的頻率為166MHz時，其第一分組數(shù)據(jù)信號腳位(DATA1)與第二分組數(shù)據(jù)信號腳位(DATA2)上的數(shù)據(jù)傳輸速率為333MHz，預(yù)定相位差設(shè)定為第一時間脈沖的1/4周期時即可有效控制噪聲于一預(yù)定范圍之內(nèi)。
故知，由于本實用新型提供的一種存儲器控制芯片、控制方法及控制電路，已將原參考相同時間脈沖的總線數(shù)據(jù)，改為參考具有一預(yù)定相位差的不同時間脈沖。因此，至少具有以下的優(yōu)點1.因同時產(chǎn)生變化的數(shù)據(jù)量減少了，所以產(chǎn)生的同時切換噪聲(SSO)也降低了。
2.可以較少的電源/接地腳位數(shù)安排，即可克服噪聲的問題，故可大幅降低制造成本。
雖然本實用新型已以一較佳實施例揭露如上，然其并非用以限定本實用新型，任何本領(lǐng)域熟練技術(shù)人員，在不脫離本實用新型的精神和范圍內(nèi)，可以作各種的更動與潤飾，因此本實用新型的保護范圍應(yīng)以后附的權(quán)利要求所界定的范圍為準。
權(quán)利要求1.一種存儲器控制芯片，用以存取一記憶組中的多個存儲器模塊，其特征在于，至少包括多組數(shù)據(jù)信號腳位，每一組數(shù)據(jù)信號腳位均可對應(yīng)連接至每一該存儲器模塊的一組數(shù)據(jù)信號腳位；以及多個時間脈沖產(chǎn)生腳位，輸出多個時間脈沖信號用以輸入至每一該存儲器模塊的一時間脈沖輸入腳位；其中，這些時間脈沖信號具有相同頻率且彼此存在一預(yù)定相位差。
2.如權(quán)利要求1所述的存儲器控制芯片，其特征在于還包括一時間脈沖緩沖器，連接于這些時間脈沖產(chǎn)生腳位與這些存儲器模塊的時間脈沖輸入腳位之間，用以增加這些時間脈沖信號的驅(qū)動能力。
3.如權(quán)利要求2所述的存儲器控制芯片，其特征在于該時間脈沖緩沖器具有多個時間脈沖回饋輸出端，對應(yīng)連接到該存儲器控制芯片的多個時間脈沖回饋輸入端，用以調(diào)整對應(yīng)的這些時間脈沖信號的相位。
4.如權(quán)利要求1所述的存儲器控制芯片，其特征在于這些存儲器模塊的數(shù)目為兩個。
5.如權(quán)利要求1所述的存儲器控制芯片，其特征在于該存儲器控制芯片的每一組數(shù)據(jù)信號腳位有64位的寬度。
6.如權(quán)利要求1所述的存儲器控制芯片，其特征在于每一該存儲器模塊的該組數(shù)據(jù)信號腳位有64位的寬度。
7.一種存儲器控制電路，其特征在于，至少包括多個存儲器模塊，每一該存儲器模塊具有一時間脈沖輸入腳位與一組數(shù)據(jù)信號腳位，其中，這些存儲器模塊為同一記憶組；以及一存儲器控制芯片，具有多組數(shù)據(jù)信號腳位，每一組數(shù)據(jù)信號腳位均可對應(yīng)連接至每一該存儲器模塊的該組數(shù)據(jù)信號腳位，并且具有多個時間脈沖產(chǎn)生腳位，輸出多個時間脈沖信號用以輸入至每一該存儲器模塊的該時間脈沖輸入腳位；其中，這些時間脈沖信號具有相同頻率且彼此存在一預(yù)定相位差。
8.如權(quán)利要求7所述的存儲器控制電路，其特征在于還包括一時間脈沖緩沖器，連接于這些時間脈沖產(chǎn)生腳位與這些存儲器模塊的時間脈沖輸入腳位之間，用以增加這些時間脈沖信號的驅(qū)動能力。
9.如權(quán)利要求7所述的存儲器控制電路，其特征在于該時間脈沖緩沖器具有多個時間脈沖回饋輸出端，對應(yīng)連接到該存儲器控制芯片的多個時間脈沖回饋輸入端，用以調(diào)整對應(yīng)的這些時間脈沖信號的相位。
專利摘要一種存儲器控制芯片及控制電路，其將原參考相同時間脈沖的多個存儲器模塊(其為相同記憶組(Memorybank))，改為參考具有一預(yù)定相位差的不同時間脈沖，也就是說，以不同時間脈沖來存取相同記憶組中的各個存儲器模塊。因此，同時產(chǎn)生變化的數(shù)據(jù)量減少了，亦即降低了同時切換噪聲，故可安排較少的電源/接地腳位數(shù)，以降低制造成本。
文檔編號G11C7/10GK2585371SQ0223870
公開日2003年11月5日 申請日期2002年6月13日 優(yōu)先權(quán)日2002年3月27日
發(fā)明者張乃舜 申請人:威盛電子股份有限公司