一種抗干擾的時鐘和數(shù)據(jù)恢復(fù)集成電路設(shè)計的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及電子領(lǐng)域，特別涉及一種抗干擾的時鐘和數(shù)據(jù)恢復(fù)集成電路設(shè)
i+o
【背景技術(shù)】
[0002]由于無線通信(return-to-zero)信道上只能傳輸串行數(shù)據(jù)，不能傳輸時鐘信號，所以數(shù)據(jù)接收端接收串行數(shù)據(jù)后，通過clock and data recovery電路簡稱⑶R電路來實現(xiàn)時鐘和數(shù)據(jù)恢復(fù)。CDR輸出的時鐘Csani是原始數(shù)據(jù)比特率的2倍，相當(dāng)于2倍的過采樣時鐘；數(shù)據(jù)為RZ數(shù)據(jù)Drz，發(fā)送碼I被CDR恢復(fù)為高電平，在整個碼元期間只持續(xù)一段時間(至少半個(:_周期)，其余時間返回零電平的格式。由于碼間串?dāng)_和各種噪聲的存在，導(dǎo)致Drz可能引入正/負(fù)脈沖毛刺。因此，對串行數(shù)據(jù)的準(zhǔn)確恢復(fù)是正確進行后續(xù)處理的前提。

【發(fā)明內(nèi)容】

[0003]為了解決現(xiàn)有技術(shù)的問題，本實用新型實施例提供了一種抗干擾的時鐘和數(shù)據(jù)恢復(fù)集成電路設(shè)計。
[0004]所述技術(shù)方案如下:
[0005]—種抗干擾的時鐘和數(shù)據(jù)恢復(fù)集成電路設(shè)計，包括CDR電路模塊，所述CDR電路模塊用于恢復(fù)時鐘和數(shù)據(jù)；
[0006]還包括一級緩存模塊、二級緩存模塊、組合邏輯電路模塊、第三上升沿觸發(fā)D觸發(fā)器；所述一級緩存模塊用于利用時鐘的上升沿和下降沿對數(shù)據(jù)進行一級緩存，包括第一上升沿觸發(fā)D觸發(fā)器、第一下降沿觸發(fā)D觸發(fā)器；所述二級緩存模塊用于利用時鐘的上升沿和下降沿對一級緩存的數(shù)據(jù)進行二級緩存，包括第二上升沿觸發(fā)D觸發(fā)器、第二下降沿觸發(fā)D觸發(fā)器；所述組合邏輯電路模塊用于對一級緩存的數(shù)據(jù)和二級緩存的數(shù)據(jù)進行邏輯操作，并消除邏輯操作的數(shù)據(jù)引入的正脈沖毛刺或者負(fù)脈沖毛刺，包括第一或門、第二或門、第二級邏輯門；所述第三上升沿觸發(fā)D觸發(fā)器用于由時鐘的上升沿采樣輸出恢復(fù)數(shù)據(jù)；
[0007]其中，所述第一上升沿觸發(fā)D觸發(fā)器的一個輸入端接入時鐘，另一個輸入端接入數(shù)據(jù)，輸出端分別與所述第二上升沿觸發(fā)D觸發(fā)器的一個輸入端和所述第一或門的一個輸入端連接；所述第二上升沿觸發(fā)D觸發(fā)器的另一個輸入端接入時鐘，輸出端與所述第一或門的另一個輸入端連接；所述第一或門的輸出端與所述第二級邏輯門的一個輸入端連接；所述第一下降沿觸發(fā)D觸發(fā)器的一個輸入端接入時鐘，另一個輸入端接入數(shù)據(jù)，輸出端分別與所述第二下降沿觸發(fā)D觸發(fā)器的一個輸入端和所述第二或門的一個輸入端連接；所述第二下降沿觸發(fā)D觸發(fā)器的另一個輸入端接入時鐘，輸出端與所述第二或門的另一個輸入端連接；所述第二或門的輸出端與所述第二級邏輯門的另一個輸入端連接；所述第二級邏輯門的輸出端與所述第三上升沿觸發(fā)D觸發(fā)器的一個輸入端連接；所述第三上升沿觸發(fā)D觸發(fā)器的另一個輸入端接入時鐘，輸出端輸出恢復(fù)數(shù)據(jù)。
[0008]進一步的，所述第二級邏輯門為或門或者與門，所述或門用于消除邏輯操作的數(shù)據(jù)引入的負(fù)脈沖毛刺，所述與門用于消除邏輯操作的數(shù)據(jù)引入的正脈沖毛刺。
[0009]進一步的，還包括時鐘判決模塊，所述時鐘判決模塊用于對時鐘進行二分頻，包括D觸發(fā)器；
[0010]其中，所述D觸發(fā)器的輸入端接入時鐘，輸出端輸出恢復(fù)時鐘。
[0011]本實用新型實施例提供的技術(shù)方案帶來的有益效果是:
[0012]通過在⑶R電路模塊上連接三個邏輯門和六個D觸發(fā)器，組成一級緩存模塊、二級緩存模塊、組合邏輯電路模塊、第三上升沿觸發(fā)D觸發(fā)器、時鐘判決模塊，利用CDR電路模塊輸出的時鐘的上升沿和下降沿對CDR電路模塊輸出的數(shù)據(jù)進行一級緩存、二級緩存，然后進行邏輯操作，最后由時鐘的上升沿采樣輸出恢復(fù)數(shù)據(jù)，實現(xiàn)了同步進行無線通信數(shù)據(jù)解碼和消除小于過采樣時鐘半個時鐘周期中的數(shù)據(jù)引入的正脈沖毛刺或者負(fù)脈沖毛刺，不僅為通信系統(tǒng)中無線通信提供可靠的數(shù)據(jù)傳輸，還能夠提高設(shè)備接收端接收數(shù)據(jù)的可靠性，實施簡便，具有廣闊的應(yīng)用前景。
【附圖說明】
[0013]為了更清楚地說明本實用新型實施例中的技術(shù)方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本實用新型的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0014]圖1是本實用新型的結(jié)構(gòu)示意圖；
[0015]圖2是抗干擾的時鐘和數(shù)據(jù)恢復(fù)集成電路設(shè)計對小于過采樣時鐘半個時鐘周期的正脈沖毛刺的消除時序圖；
[0016]圖3是抗干擾的時鐘和數(shù)據(jù)恢復(fù)集成電路設(shè)計對小于過采樣時鐘半個時鐘周期的負(fù)脈沖毛刺的消除時序圖。
[0017]其中，1、第一上升沿觸發(fā)D觸發(fā)器，2、第一下降沿觸發(fā)D觸發(fā)器，3、第二上升沿觸發(fā)D觸發(fā)器，4、第二下降沿觸發(fā)D觸發(fā)器，5、第三上升沿觸發(fā)D觸發(fā)器，6、第一或門，7、第二或門，8、第二級邏輯門，C_、時鐘，Drz、數(shù)據(jù)，、恢復(fù)時鐘，、恢復(fù)數(shù)據(jù)。
【具體實施方式】
[0018]為使本實用新型的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本實用新型實施方式作進一步地詳細(xì)描述。
[0019]實施例一
[0020]如圖1所示，一種抗干擾的時鐘和數(shù)據(jù)恢復(fù)集成電路設(shè)計，包括CDR電路模塊，所述CDR電路模塊用于恢復(fù)時鐘和數(shù)據(jù)。
[0021]還包括一級緩存模塊、二級緩存模塊、組合邏輯電路模塊、第三上升沿觸發(fā)D觸發(fā)器5 ;所述一級緩存模塊用于利用時鐘Csani的上升沿和下降沿對數(shù)據(jù)D >^進行一級緩存，包括第一上升沿觸發(fā)D觸發(fā)器1、第一下降沿觸發(fā)D觸發(fā)器2 ;所述二級緩存模塊用于利用時鐘Csan的上升沿和下降沿對一級緩存的數(shù)據(jù)進行二級緩存，包括第二上升沿觸發(fā)D觸發(fā)器3、第二下降沿觸發(fā)D觸發(fā)器4 ;所述組合邏輯電路模塊用于對一級緩存的數(shù)據(jù)和二級緩存的數(shù)據(jù)進行邏輯操作，并消除邏輯操作的數(shù)據(jù)引入的正脈沖毛刺或者負(fù)脈沖毛刺，包括第一或門6、第二或門7、第二級邏輯門8 ;所述第二級邏輯門8為或門或者與門，所述或門用于消除邏輯操作的數(shù)據(jù)引入的負(fù)脈沖毛刺，所述與門用于消除邏輯操作的數(shù)據(jù)引入的正脈沖毛刺；所述第三上升沿觸發(fā)D觸發(fā)器5用于由時鐘CsaJ勺上升沿采樣輸出恢復(fù)數(shù)據(jù)D還包括時鐘判決模塊，所述時鐘判決模塊用于對時鐘CsJi行二分頻，包括D觸發(fā)器(圖中未示出)。
[0022]其中，所述第一上升沿觸發(fā)D觸發(fā)器I的一個輸入端接入時鐘Csani，另一個輸入端接入數(shù)據(jù)Drz，輸出端分別與所述第二上升沿觸發(fā)D觸發(fā)器3的一個輸入端和所述第一或門6的一個輸入端連接；所述第二上升沿觸發(fā)D觸發(fā)器3的另一個輸入端接入時鐘Csan,輸出端與