一種高靈敏度的高速采樣器電路的制作方法
【專利摘要】本發(fā)明提供一種高靈敏度的高速采樣器電路，該靈敏采樣電路基于靈敏放大器的全差分觸發(fā)器其主要包括：差分預(yù)放大器、靈敏放大器和新型對(duì)稱鎖存器。其特征在于針對(duì)傳統(tǒng)的靈敏放大器型采樣器，在其前級(jí)添加預(yù)差分放大器，從而對(duì)輸入信號(hào)進(jìn)行一次預(yù)放大，增大了采樣器輸入的差分幅度且適用于任何速率的信號(hào)；后級(jí)輸出采用對(duì)稱結(jié)構(gòu)的鎖存器，結(jié)構(gòu)簡(jiǎn)單且保證輸出差分時(shí)鐘信號(hào)的對(duì)稱性。
【專利說(shuō)明】
_種局靈敏度的局速米樣器電路
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于電子電路設(shè)計(jì)技術(shù)，涉及一種高靈敏度的高速采樣器電路。
【背景技術(shù)】
[0002]高速采樣器電路廣泛應(yīng)用于各種高速傳輸?shù)慕涌陔娐分?，在時(shí)鐘的作用下，對(duì)輸入信號(hào)進(jìn)行采樣，從而提取出相應(yīng)的數(shù)據(jù)、邊沿信息，供后級(jí)判斷時(shí)鐘的超前、滯后信息。它在時(shí)鐘數(shù)據(jù)恢復(fù)電路中的工作速率最高，需要保證在時(shí)鐘的作用下采樣正確，同時(shí)決定了電路的接收靈敏度，其輸出信號(hào)的質(zhì)量也影響后級(jí)電路的功能，因此是接收器系統(tǒng)中的重要模塊。
[0003]通常，靈敏放大器前采用一級(jí)積分放大器來(lái)降低高頻噪聲對(duì)采樣的影響。然而，這種積分放大器在有限降低高頻噪聲的同時(shí)卻帶來(lái)了更多的問(wèn)題:首先采用鐘控的積分采樣方法，會(huì)給輸出帶來(lái)較大的踢回噪聲，影響后級(jí)采樣的正確性;其次，隨著數(shù)據(jù)速率的不斷提高，放大器的積分區(qū)間越來(lái)越短，差分輸出的電壓差越來(lái)越小，對(duì)后級(jí)采樣器的靈敏度提出了更高的要求;最后，在低頻應(yīng)用時(shí)，采樣區(qū)間變長(zhǎng)，采樣器在采樣時(shí)鐘到來(lái)前積分放大器的輸出電荷就已全部釋放掉，從而造成采樣錯(cuò)誤。
[0004]傳統(tǒng)SR鎖存器一般通過(guò)兩個(gè)交叉耦合的與非門實(shí)現(xiàn)，通過(guò)SET和RESET分別為O來(lái)完成輸出的置位和復(fù)位;兩輸入同時(shí)為I時(shí)輸出保持;兩輸入同時(shí)為O為禁止態(tài)，由靈敏放大器來(lái)保證。當(dāng)SET為O時(shí)，使輸出置位，Q變?yōu)镮，進(jìn)而使QB變?yōu)镺;反之，當(dāng)RESET為O時(shí)，使輸出復(fù)位，QB變?yōu)镮，進(jìn)而使Q變?yōu)镺。由此可知，SR鎖存器輸出Q的上升沿總是超前于QB的下降沿，下降沿總是滯后于QB的上升沿，使得差分輸出信號(hào)Q和QB產(chǎn)生較為嚴(yán)重的不對(duì)稱性。
[0005]為此本發(fā)明提出全新的高速采樣器電路，用來(lái)對(duì)信號(hào)進(jìn)行精確采樣。

【發(fā)明內(nèi)容】

[0006]為提高高速采樣電路的抗共模噪聲能力和接收靈敏度，以及差分輸出信號(hào)的對(duì)稱性。本文發(fā)明一種高靈敏度的高速采樣器電路，該電路通過(guò)三級(jí)結(jié)構(gòu):差分預(yù)放大器、靈敏放大器和新型對(duì)稱鎖存器對(duì)信號(hào)進(jìn)行高精度的采樣。
[0007]本發(fā)明具體技術(shù)解決方案如下:
[0008]—種高靈敏度的高速采樣器電路，其特殊之處在于:包括差分預(yù)放大器、靈敏放大器和對(duì)稱鎖存器，
[0009]所述差分預(yù)放大器用于對(duì)輸入信號(hào)進(jìn)行預(yù)放大后將差分放大信號(hào)傳輸?shù)届`敏放大器；
[0010]所述靈敏放大器在時(shí)鐘作用下對(duì)差分放大信號(hào)進(jìn)行采樣，再通過(guò)正反饋將采樣信號(hào)進(jìn)一步放大產(chǎn)生控制對(duì)稱鎖存器；
[0011]對(duì)稱鎖存器在復(fù)位信號(hào)和置位信號(hào)為一高一低時(shí)進(jìn)行鎖存輸出，或在位信號(hào)和置位信號(hào)并為高時(shí)，對(duì)稱鎖存器保持在前次輸出的狀態(tài)不變。
[0012]上述對(duì)稱鎖存器包括鎖存單元一和鎖存單元二，所述鎖存單元一的一個(gè)輸入端set接差分放大信號(hào)的一個(gè)信號(hào)，所述鎖存單元一的另一個(gè)輸入端reset接差分放大信號(hào)的另一個(gè)信號(hào)，所述鎖存單元一的第三個(gè)輸入端接鎖存單元二的輸出端QB，所述鎖存單元二的一個(gè)輸入端set接差分放大信號(hào)的一個(gè)信號(hào)，所述鎖存單元二的另一個(gè)輸入端reset接差分放大信號(hào)的另一個(gè)信號(hào)，所述鎖存單元二的第三個(gè)輸入端接鎖存單元一的輸出端Q。
[0013]鎖存單元一和鎖存單元二對(duì)稱設(shè)置；
[0014]鎖存單元一包括PMOS管PM1、PM0S管PM2、PM0S管PM7、匪OS管匪3、匪OS管NM5、匪OS管NM6和反相器II，
[0015]PMOS管PM7、NM0S管NM5的柵端為輸入端^861?]?05管?]\12、匪05管匪3的柵端均與反相器I I的輸出端連接，反相器11的輸入端為輸入端set; PMOS管PMl的柵端、NMOS管匪6的柵端均與鎖存單元二的輸出端QB連接；
[0016]PMOS管PMl和PMOS管PM7的源端連接到VDD，PM0S管PM2的源端與PMOS管PMl的漏端連接，NMOS管匪3的源端、NMOS管NM5的源端均接地，NMOS管NM6的源端與NMOS管NM5的漏端連接；
[0017]PMOS管PM2的漏端、NMOS管NM3的漏端、PMOS管PM7的漏端和NMOS管匪6的漏端均為鎖存單兀一的輸出
[0018]鎖存單元二包括PMOS 管 PMlB、PMOS 管 PM2B、PMOS 管 PM7B、NMOS 管 NM3B、NMOS 管 NM5B、NMOS管NM6B和反相器12，
[0019]PMOS管PM7B、匪OS管匪5B的柵端為輸入端86七，？]?05管?]\128、匪05管匪38的柵端均與反相器12的輸出端連接，反相器12的輸入端為輸入端reSet;PM0S管PMlB的柵端、NMOS管NM6B的柵端均與鎖存單元一的輸出端Q連接；
[0020]PMOS管PMlB和PMOS管PM7B的源端連接到VDD，PMOS管PM2B的源端與PMOS管PMlB的漏端連接，NMOS管NM3B的源端、NMOS管NM5B的源端均接地，NMOS管NM6B的源端與NMOS管NM5B的漏端連接;PMOS管PM2B的漏端、NMOS管NM3B的漏端、PMOS管PM7B的漏端和NMOS管NM6B的漏端均為鎖存單元二的輸出端QB。
[0021]本發(fā)明所具有的優(yōu)點(diǎn):
[0022]1、本發(fā)明在均衡器和靈敏放大器之間增加預(yù)差分放大器，預(yù)差分放大器模塊用于對(duì)輸入信號(hào)進(jìn)行一次預(yù)放大，在均衡器和靈敏放大器之間進(jìn)行了很好的隔離，避免了時(shí)鐘踢回噪聲;增大了靈敏放大器輸入的差分幅度，提高了靈敏度;能夠適用于任何速率的信號(hào)放大，便于后級(jí)采樣。
[0023]2、本發(fā)明的后級(jí)輸出采用對(duì)稱結(jié)構(gòu)的鎖存器，結(jié)構(gòu)簡(jiǎn)單且保證了信號(hào)的對(duì)稱性，對(duì)稱鎖存器的SET、RESET信號(hào)同時(shí)作用于兩個(gè)鎖存單元(一、二)上，使其輸出同時(shí)發(fā)生跳變，不同于傳統(tǒng)SR鎖存器造成與非門兩輸出非同時(shí)變化，從而解決了傳統(tǒng)SR鎖存器的上升、下降沿不對(duì)稱問(wèn)題。
【附圖說(shuō)明】
[0024]圖1是為現(xiàn)有的靈敏放大器與傳統(tǒng)SR鎖存器的電路圖；
[0025]圖2是本發(fā)明整體結(jié)構(gòu)圖；
[0026]圖3為對(duì)稱鎖存器的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0027]下面結(jié)合附圖具體實(shí)例，對(duì)本發(fā)明的技術(shù)方案進(jìn)行表述。
[0028]如圖2所示，一種高靈敏度的高速采樣器電路，包括差分預(yù)放大器、靈敏放大器和對(duì)稱鎖存器，差分預(yù)放大器用于對(duì)輸入信號(hào)進(jìn)行預(yù)放大后將差分放大信號(hào)傳輸?shù)届`敏放大器;靈敏放大器在時(shí)鐘作用下對(duì)差分放大信號(hào)進(jìn)行采樣，再通過(guò)正反饋將采樣信號(hào)進(jìn)一步放大產(chǎn)生控制對(duì)稱鎖存器;對(duì)稱鎖存器在復(fù)位信號(hào)和置位信號(hào)為一高一低時(shí)進(jìn)行鎖存輸出，或在位信號(hào)和置位信號(hào)并為高時(shí)，對(duì)稱鎖存器保持在前次輸出的狀態(tài)不變。
[0029]對(duì)稱鎖存器包括鎖存單元一和鎖存單元二，所述鎖存單元一的一個(gè)輸入端set接差分放大信號(hào)的一個(gè)信號(hào)，所述鎖存單元一的另一個(gè)輸入端reset接差分放大信號(hào)的另一個(gè)信號(hào)，所述鎖存單元一的第三個(gè)輸入端接鎖存單元二的輸出端QB，所述鎖存單元二的一個(gè)輸入端set接差分放大信號(hào)的一個(gè)信號(hào)，所述鎖存單元二的另一個(gè)輸入端reset接差分放大信號(hào)的另一個(gè)信號(hào)，所述鎖存單元二的第三個(gè)輸入端接鎖存單元一的輸出端Q。鎖存單元一和鎖存單元二對(duì)稱設(shè)置;鎖存單元一包括PMOS管PMl、PMOS管PM2、PMOS管PM7、NMOS管NM3、匪OS管匪5、匪OS管匪6和反相器11，PMOS管PM7、匪OS管匪5的柵端為輸入端reset，PMOS管PM2、NMOS管匪3的柵端均與反相器I I的輸出端連接，反相器Il的輸入端為輸入端set;PM0S管PMl的柵端、匪OS管匪6的柵端均與鎖存單元二的輸出端QB連接;PMOS管PMl和PMOS管PM7的源端連接到VDD，PMOS管PM2的源端與PMOS管PMl的漏端連接，匪OS管匪3的源端、匪OS管匪5的源端均接地，匪OS管匪6的源端與匪OS管匪5的漏端連接；PMOS管PM2的漏端、匪OS管匪3的漏端、PMOS管PM7的漏端和匪OS管匪6的漏端均為鎖存單元一的輸出端Q ；鎖存單元二包括 PMOS 管 PMlB、PMOS 管 PM2B、PMOS 管 PM7B、NMOS 管 NM3B、NMOS 管匪 5B、NM0S 管 NM6B 和反相器12，？]?05管?]\178、匪05管匪58的柵端為輸入端86丨，？]\?)5管?]\128、匪05管匪38的柵端均與反相器12的輸出端連接，反相器12的輸入端為輸入端reset; PMOS管PMlB的柵端、NMOS管NM6B的柵端均與鎖存單元一的輸出端Q連接;PMOS管PMlB和PMOS管PM7B的源端連接到VDD，PM0S管PM2B的源端與PMOS管PMlB的漏端連接，NMOS管NM3B的源端、NMOS管NM5B的源端均接地，NMOS管匪6B的源端與匪OS管匪5B的漏端連接；PMOS管PM2B的漏端、匪OS管匪3B的漏端、PMOS管PM7B的漏端和NMOS管NM6B的漏端均為鎖存單元二的輸出端QB。
[0030]步驟I，預(yù)差分放大器對(duì)信號(hào)進(jìn)行預(yù)放大，差分輸出到后級(jí)靈敏放大器輸入端；
[0031]步驟2，靈敏放大器在時(shí)鐘作用下對(duì)輸入信號(hào)進(jìn)行采樣，產(chǎn)生脈沖信號(hào)，使鎖存器的輸出置位、復(fù)位和保持。它在時(shí)鐘的上升沿采樣，差分對(duì)管MN1、MN2對(duì)輸入信號(hào)進(jìn)行放大，由MN3、MP2和MN4、MP3組成的交叉耦合反相器通過(guò)正反饋將信號(hào)進(jìn)一步放大產(chǎn)生復(fù)位、置位信號(hào)。如果輸入D為高，節(jié)點(diǎn)SET通過(guò)麗3、麗I和麗6放電，同時(shí)關(guān)閉MN4，打開MP3;同理，若DB為高，節(jié)點(diǎn)RESET放電，同時(shí)關(guān)閉麗3，打開MP2。此后，輸入數(shù)據(jù)的變動(dòng)將不再影響節(jié)點(diǎn)SET和RESET。當(dāng)時(shí)鐘變?yōu)榈碗娖綍r(shí)，SET和RESET節(jié)點(diǎn)被MPl和MP4同時(shí)上拉到高電平，使整個(gè)采樣器處在保持狀態(tài)。
[0032]步驟3，新型對(duì)稱鎖存器由兩個(gè)相同的三輸入鎖存單元交叉耦合而成，如圖2所示，每個(gè)鎖存單元結(jié)構(gòu)簡(jiǎn)單，僅由8個(gè)CMOS管組成。當(dāng)SET為O、RESET為I時(shí)，使Q變?yōu)镺，同時(shí)QB變?yōu)镮;反之，SET為1、RESET為O時(shí)，使Q變?yōu)镮，同時(shí)QB變?yōu)镺。SET與RESET同時(shí)為I為保持態(tài)，同時(shí)為O為禁止態(tài)。不同于傳統(tǒng)SR鎖存器造成與非門兩輸出非同時(shí)變化，對(duì)稱鎖存器的SET、RESET信號(hào)同時(shí)作用于兩個(gè)鎖存單元上，使其輸出同時(shí)發(fā)生跳變，從而解決了傳統(tǒng)SR鎖存器的上升、下降沿不對(duì)稱問(wèn)題。
[0033]如圖3所示為對(duì)稱鎖存器的結(jié)構(gòu)示意圖，包括對(duì)稱的兩部分，結(jié)構(gòu)一致。
[0034]由于靈敏放大器的輸出保證了Set和Reset不會(huì)同時(shí)為0，因此再次將這種情況設(shè)為禁止態(tài)。
[0035]Set為I ,reset為O時(shí):reset為0，使M7打開、M5關(guān)閉，Q輸出為I，進(jìn)而打開M6B; 12輸出為I，M3B打開，使QB輸出為O，進(jìn)而打開Ml ^et為I，使M7B關(guān)閉，M5B打開，當(dāng)M6B受Q為I打開時(shí)，提供使QB下拉到地的第二條通路，增強(qiáng)QB為O的下拉效果；11輸出為O，使M2打開，M3關(guān)閉，當(dāng)Ml受QB為O打開時(shí)，提供使Q上拉到VDD的第二條通路，增強(qiáng)Q為I的上拉效果。
[0036]由此過(guò)程可知，set ,reset為10時(shí)，Q= I和QB = O
[0037]Set為O ,reset為I時(shí):set為O，使M7B打開、M5B關(guān)閉，QB輸出為I，進(jìn)而打開M6; Il輸出為I，M3打開，使Q輸出為0，進(jìn)而打開為I，使M7關(guān)閉，M5打開，當(dāng)M6受QB為I打開時(shí)，提供使Q下拉到地的第二條通路，增強(qiáng)Q為O的下拉效果；12輸出為O，使M2B打開，M3B關(guān)閉，當(dāng)Ml受Q為O打開時(shí)，提供使QB上拉到VDD的第二條通路，增強(qiáng)QB為I的上拉效果。
[0038]由此過(guò)程可知，set ,reset為01時(shí)，Q = O和QB = I
[0039]Set為I ,reset為I時(shí):set為I，使M7B關(guān)閉、M5B打開；11輸出為O，M3關(guān)閉，M2打開，M1，M6受Set、reset變化前的QB狀態(tài)控制，S卩Q的輸出由Set、reset變化前的QB狀態(tài)控制。同理，reset為I時(shí)，使M7關(guān)閉、M5打開；12輸出為0，M3B關(guān)閉，M2B打開，M1B，M6B受Set、reset變化前的Q狀態(tài)控制，即QB的輸出由Set、reset變化前的Q狀態(tài)控制。當(dāng)前次Q和QB輸出為10時(shí)，Ml打開，M6關(guān)閉，Q上拉到VDD為I ;M1B關(guān)閉，M6B打開，QB下拉到地為O。當(dāng)前次Q和QB輸出為01時(shí)，Ml關(guān)閉，M6打開，Q下拉到地為0;M1B打開，M6B關(guān)閉，QB上拉到VDD為I。當(dāng)Q和QB均為I時(shí)，Ml打開，M6關(guān)閉，Q上拉到VDD為I ;M1B打開，M6B關(guān)閉，QB上拉到VDD為I。
[0040]因此，可見，當(dāng)Set,reset均為I時(shí)，Q和QB均保持在其前次輸出的狀態(tài)不變。
[0041 ] 可見，在Q和QB狀態(tài)變化時(shí)，均有兩條通路進(jìn)行上拉或者下拉，通過(guò)合理設(shè)置晶體管得尺寸，可使由Set/reset輸入到Q和QB輸出的延時(shí)一致，S卩Q和QB同時(shí)變化。
[0042]以上實(shí)施例僅用以說(shuō)明本發(fā)明的技術(shù)方案，而非對(duì)其限制；盡管參照前述實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說(shuō)明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:其依然可以對(duì)前述各實(shí)施例所記載的技術(shù)方案進(jìn)行修改，或者對(duì)其中部分技術(shù)特征進(jìn)行等同替換;而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實(shí)施例技術(shù)方案的精神和范圍。
【主權(quán)項(xiàng)】
1.一種高靈敏度的高速采樣器電路，其特征在于:包括差分預(yù)放大器、靈敏放大器和對(duì)稱鎖存器， 所述差分預(yù)放大器用于對(duì)輸入信號(hào)進(jìn)行預(yù)放大后將差分放大信號(hào)傳輸?shù)届`敏放大器； 所述靈敏放大器在時(shí)鐘作用下對(duì)差分放大信號(hào)進(jìn)行采樣，再通過(guò)正反饋將采樣信號(hào)進(jìn)一步放大產(chǎn)生控制對(duì)稱鎖存器； 對(duì)稱鎖存器在復(fù)位信號(hào)和置位信號(hào)為一高一低時(shí)進(jìn)行鎖存輸出，或在位信號(hào)和置位信號(hào)并為高時(shí)，對(duì)稱鎖存器保持在前次輸出的狀態(tài)不變。2.根據(jù)權(quán)利要求1所述的高靈敏度的高速采樣器電路，其特征在于: 所述對(duì)稱鎖存器包括鎖存單元一和鎖存單元二，所述鎖存單元一的一個(gè)輸入端set接差分放大信號(hào)的一個(gè)信號(hào)，所述鎖存單元一的另一個(gè)輸入端reset接差分放大信號(hào)的另一個(gè)信號(hào)，所述鎖存單元一的第三個(gè)輸入端接鎖存單元二的輸出端QB，所述鎖存單元二的一個(gè)輸入端set接差分放大信號(hào)的一個(gè)信號(hào)，所述鎖存單元二的另一個(gè)輸入端reset接差分放大信號(hào)的另一個(gè)信號(hào)，所述鎖存單元二的第三個(gè)輸入端接鎖存單元一的輸出端Q。3.根據(jù)權(quán)利要求1或2所述的高靈敏度的高速采樣器電路，其特征在于:鎖存單元一和鎖存單元二對(duì)稱設(shè)置； 鎖存單元一包括 PMOS 管 PMl、PM0S 管 PM2、PM0S 管 PM7、NM0S 管匪 3、NM0S 管 NM5、NM0S 管 NM6和反相器Il， PMOS管PM7、NM0S管匪5的柵端為輸入端代861?]?05管?]\12、匪05管匪3的柵端均與反相器11的輸出端連接，反相器11的輸入端為輸入端set; PMOS管PMl的柵端、NMOS管匪6的柵端均與鎖存單元二的輸出端QB連接； PMOS管PMl和PMOS管PM7的源端連接到VDD，PM0S管PM2的源端與PMOS管PMl的漏端連接，NMOS管NM3的源端、NMOS管NM5的源端均接地，NMOS管NM6的源端與NMOS管NM5的漏端連接； PMOS管PM2的漏端、匪OS管匪3的漏端、PMOS管PM7的漏端和匪OS管匪6的漏端均為鎖存單元一的輸出端Q; 鎖存單元二包括 PMOS 管 PMlB、PMOS 管 PM2B、PMOS 管 PM7B、NMOS 管匪 3B、NMOS 管匪 5B、NMOS管NM6B和反相器12， PMOS管PM7B、匪OS管匪5B的柵端為輸入端86丨，？]?05管?]\128、匪05管匪38的柵端均與反相器12的輸出端連接，反相器12的輸入端為輸入端reset ;PM0S管PMlB的柵端、NMOS管NM6B的柵端均與鎖存單元一的輸出端Q連接； PMOS管PMlB和PMOS管PM7B的源端連接到VDD，PMOS管PM2B的源端與PMOS管PMlB的漏端連接，匪OS管匪3B的源端、NMOS管匪5B的源端均接地，NMOS管NM6B的源端與NMOS管匪5B的漏端連接;PMOS管PM2B的漏端、匪OS管匪3B的漏端、PMOS管PM7B的漏端和NMOS管匪6B的漏端均為鎖存單元二的輸出端QB。
【文檔編號(hào)】H03M1/12GK105915222SQ201510927071
【公開日】2016年8月31日
【申請(qǐng)日】2015年12月11日
【發(fā)明人】王晉, 邵剛, 田澤, 呂俊盛, 唐龍飛, 龍強(qiáng)
【申請(qǐng)人】中國(guó)航空工業(yè)集團(tuán)公司西安航空計(jì)算技術(shù)研究所