專(zhuān)利名稱：多通道橋接器及總線系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及芯片設(shè)計(jì)領(lǐng)域，特別涉及系統(tǒng)級(jí)芯片(System on Chip，簡(jiǎn)稱“SoC”) 的設(shè)計(jì)。
背景技術(shù)：
SoC是一個(gè)有專(zhuān)用目標(biāo)的集成電路，其中包含完整系統(tǒng)并有嵌入軟件的全部?jī)?nèi)容。 同時(shí)它又是一種技術(shù)，用以實(shí)現(xiàn)從確定系統(tǒng)功能開(kāi)始，到軟/硬件劃分，并完成設(shè)計(jì)的整個(gè)過(guò)程。從狹義角度講，它是信息系統(tǒng)核心的芯片集成，是將系統(tǒng)關(guān)鍵部件集成在一塊芯片上；從廣義角度講，SoC是一個(gè)微小型系統(tǒng)。當(dāng)今的SoC通常都包含一個(gè)或多個(gè)MASTER (主設(shè)備)和一套系統(tǒng)總線，MASTER通過(guò)MASTER接口轉(zhuǎn)換電路和總線相連，從而達(dá)到訪問(wèn)總線上各個(gè)從設(shè)備的目的；而各個(gè)從設(shè)備也都是通過(guò)從設(shè)備接口電路和系統(tǒng)總線連接。因此MASTER、總線架構(gòu)、從設(shè)備三者構(gòu)成了一顆SOC的基本要素。如果MASTER要訪問(wèn)從設(shè)備，例如同步動(dòng)態(tài)存儲(chǔ)器(Synchronous DRAM，簡(jiǎn)稱“SDRAM”)或普通的10(輸入輸出)設(shè)備，往往是通過(guò)系統(tǒng)總線，來(lái)發(fā)命令和讀寫(xiě)數(shù)據(jù)。各個(gè)從設(shè)備之間的通信，是在DMA(直接存儲(chǔ)訪問(wèn))控制器的控制下，通過(guò)系統(tǒng)總線或?qū)Ｓ型ǖ纴?lái)進(jìn)行?，F(xiàn)有技術(shù)中一種典型的SoC系統(tǒng)結(jié)構(gòu)如圖1所示。MASTER接口轉(zhuǎn)換電路位于MASTER和系統(tǒng)總線之間，負(fù)責(zé)將MASTER傳來(lái)的數(shù)據(jù)和命令，轉(zhuǎn)換成符合系統(tǒng)總線協(xié)議的數(shù)據(jù)和命令。它的設(shè)計(jì)和系統(tǒng)架構(gòu)密切相關(guān)，對(duì)系統(tǒng)的整體性能影響很大?，F(xiàn)有的MASTER接口轉(zhuǎn)換電路，通常是單通道的，總線架構(gòu)是基于高級(jí)微控制器總線架構(gòu)(Advanced Microcontroller Bus Architecture，簡(jiǎn)稱“AMBA”)，SDRAM 也是掛在系統(tǒng)總線上，MASTER通過(guò)訪問(wèn)系統(tǒng)總線來(lái)間接的訪問(wèn)SDRAM。MASTER通過(guò)系統(tǒng)總線訪問(wèn)SDRAM/DDR的缺點(diǎn)在于，在進(jìn)行訪問(wèn)時(shí)要和DMA控制器共享系統(tǒng)總線，由于程序和數(shù)據(jù)通常是從片外的非易失性存儲(chǔ)器，例如NANDFLASH、硬盤(pán)加載到SDRAM中，MASTER需要頻繁的訪問(wèn)SDRAM，而DMA控制器同時(shí)也要競(jìng)爭(zhēng)總線，這就降低了程序執(zhí)行的效率，反過(guò)來(lái)也會(huì)降低DMA傳輸?shù)膶?shí)時(shí)性(有些應(yīng)用例如播放音視頻、錄音、 錄像等應(yīng)用，有一定的碼率和采樣率的要求)。產(chǎn)生這個(gè)缺點(diǎn)的另外一個(gè)原因是，大多數(shù)過(guò)去比較流行的總線協(xié)議，例如AMBA總線協(xié)議，不支持多命令，前一個(gè)命令如果沒(méi)有處理完，后面的命令就會(huì)阻塞??；因此即使沒(méi)有DMA控制器競(jìng)爭(zhēng)總線，僅僅在MASTER訪問(wèn)總線設(shè)備的情況下，如果前一個(gè)設(shè)備的響應(yīng)速度比較慢，后面的取指令或讀寫(xiě)數(shù)據(jù)就會(huì)被阻塞，降低整個(gè)系統(tǒng)的執(zhí)行效率。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種多通道橋接器及總線系統(tǒng)，使主設(shè)備對(duì)高速?gòu)脑O(shè)備的訪問(wèn)不受系統(tǒng)總線的影響，提高了總線效率。為解決上述技術(shù)問(wèn)題，本發(fā)明的實(shí)施方式提供了一種多通道橋接器，該多通道橋接器在外部分別與一個(gè)主設(shè)備、至少一個(gè)高速?gòu)脑O(shè)備的接口、和至少一個(gè)系統(tǒng)總線連接，該多通道橋接器包括解碼仲裁單元和至少兩個(gè)轉(zhuǎn)換單元，各轉(zhuǎn)換單元分別與解碼仲裁單元連接；解碼仲裁單元還與主設(shè)備連接，用于對(duì)來(lái)自該主設(shè)備的命令和數(shù)據(jù)進(jìn)行地址映射的解碼，并根據(jù)解碼結(jié)果將該命令和數(shù)據(jù)送到相應(yīng)的轉(zhuǎn)換單元，以及對(duì)各轉(zhuǎn)換單元返回給該主設(shè)備的數(shù)據(jù)進(jìn)行仲裁；各轉(zhuǎn)換單元還分別與一個(gè)高速?gòu)脑O(shè)備的接口或系統(tǒng)總線連接，轉(zhuǎn)換單元中包括緩存模塊，用于緩存命令和數(shù)據(jù)。本發(fā)明的實(shí)施方式還提供了一種總線系統(tǒng)，包括一個(gè)上述的多通道橋接器和分別與該多通道橋接器連接的一個(gè)主設(shè)備、至少一個(gè)高速?gòu)脑O(shè)備接口、和至少一個(gè)系統(tǒng)總線。本發(fā)明實(shí)施方式與現(xiàn)有技術(shù)相比，主要區(qū)別及其效果在于多個(gè)轉(zhuǎn)換單元提供了多個(gè)獨(dú)立的訪問(wèn)通道，以解碼仲裁單元對(duì)多個(gè)訪問(wèn)通道進(jìn)行控制，主設(shè)備可以通過(guò)獨(dú)立通道對(duì)高速?gòu)脑O(shè)備進(jìn)行訪問(wèn)，不會(huì)因?yàn)橄到y(tǒng)總線中某些設(shè)備響應(yīng)速度較慢而被阻塞，提高了系統(tǒng)的整體效率。此外，高速?gòu)脑O(shè)備不再使用系統(tǒng)總線，降低了系統(tǒng)總線的負(fù)荷。進(jìn)一步地，轉(zhuǎn)換單元中包括握手模塊，使得轉(zhuǎn)換單元所連接的高速?gòu)脑O(shè)備接口或系統(tǒng)總線所使用的時(shí)鐘頻率與主設(shè)備的接口所使用的時(shí)鐘頻率可以不同，降低了對(duì)高速?gòu)脑O(shè)備和系統(tǒng)總線的時(shí)鐘要求。進(jìn)一步地，轉(zhuǎn)換單元中包括協(xié)議轉(zhuǎn)換模塊，使得一個(gè)主設(shè)備可以同時(shí)驅(qū)動(dòng)多種不同類(lèi)型協(xié)議的高速?gòu)脑O(shè)備和系統(tǒng)總線，降低了對(duì)高速?gòu)脑O(shè)備和系統(tǒng)總線的協(xié)議類(lèi)型要求。進(jìn)一步地，將各個(gè)轉(zhuǎn)換單元所需的FIFO控制功能統(tǒng)一在同一個(gè)獨(dú)立的FIFO控制單元中實(shí)現(xiàn)，可以節(jié)約多通道橋接器所需的元件總數(shù)，減少集成電路的面積，降低總成本。進(jìn)一步地，主設(shè)備支持多命令處理和亂序響應(yīng)，可以連續(xù)的發(fā)出下一個(gè)命令，而不必等待前一個(gè)命令的響應(yīng)，能夠極大提高系統(tǒng)的整體性能。


圖1是現(xiàn)有技術(shù)中一種典型的SoC系統(tǒng)結(jié)構(gòu)示意圖；圖2是本發(fā)明實(shí)施方式中多通道橋接器及周邊設(shè)備連接關(guān)系結(jié)構(gòu)示意圖；圖3是本發(fā)明實(shí)施方式中含有先入先出控制單元的多通道橋接器及周邊設(shè)備連接關(guān)系結(jié)構(gòu)示意圖；圖4是本發(fā)明實(shí)施方式中含有先入先出控制單元和復(fù)位單元的多通道橋接器及周邊設(shè)備連接關(guān)系結(jié)構(gòu)示意圖；圖5是第三實(shí)施方式一個(gè)實(shí)例的多通道橋接器結(jié)構(gòu)框圖；圖6是第三實(shí)施方式一個(gè)實(shí)例的多通道橋接器電路框圖；圖7是第三實(shí)施方式的一個(gè)實(shí)例中解碼仲裁單元接受MASTER的命令和寫(xiě)數(shù)據(jù)操作時(shí)序圖；圖8是第三實(shí)施方式的一個(gè)實(shí)例中讀仲裁的時(shí)序圖；圖9是第三實(shí)施方式的一個(gè)實(shí)例中AHB讀操作產(chǎn)生時(shí)序圖；圖10是第三實(shí)施方式的一個(gè)實(shí)例中AHB寫(xiě)操作產(chǎn)生時(shí)序圖11是第三實(shí)施方式的一個(gè)實(shí)例中D⑶端口產(chǎn)生的信號(hào)時(shí)序圖；圖12是第三實(shí)施方式的一個(gè)實(shí)例中FIFO控制信號(hào)時(shí)序圖。
具體實(shí)施例方式在以下的敘述中，為了使讀者更好地理解本申請(qǐng)而提出了許多技術(shù)細(xì)節(jié)。但是，本領(lǐng)域的普通技術(shù)人員可以理解，即使沒(méi)有這些技術(shù)細(xì)節(jié)和基于以下各實(shí)施方式的種種變化和修改，也可以實(shí)現(xiàn)本申請(qǐng)各權(quán)利要求所要求保護(hù)的技術(shù)方案。為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明的實(shí)施方式作進(jìn)一步地詳細(xì)描述。本發(fā)明第一實(shí)施方式涉及一種多通道橋接器，其結(jié)構(gòu)如圖2虛框中所示。該多通道橋接器包括一個(gè)解碼仲裁單元和多個(gè)轉(zhuǎn)換單元(圖2中為轉(zhuǎn)換單元1、轉(zhuǎn)換單元2和轉(zhuǎn)換單元3等)，各轉(zhuǎn)換單元分別與解碼仲裁單元連接。解碼仲裁單元還與主設(shè)備(MASTER)連接，用于對(duì)來(lái)自該主設(shè)備的命令和數(shù)據(jù)進(jìn)行地址映射的解碼，并將根據(jù)地址映射的解碼結(jié)果將命令和數(shù)據(jù)送到相應(yīng)的轉(zhuǎn)換單元，和對(duì)各轉(zhuǎn)換單元返回給該主設(shè)備的數(shù)據(jù)進(jìn)行仲裁。仲裁指的是根據(jù)預(yù)先制定的優(yōu)先級(jí)策略， 在有多路數(shù)據(jù)同時(shí)可以被送到主設(shè)備時(shí)，決定哪一路數(shù)據(jù)被優(yōu)先處理。主設(shè)備用于對(duì)整個(gè)系統(tǒng)的控制，可以是數(shù)字信號(hào)處理器(Digital SignalProcessor，簡(jiǎn)稱“DSP，，)、中央處理器(Central Processing Unit，簡(jiǎn)稱“CPU，，)等。 在本發(fā)明的較佳例子中，主設(shè)備支持亂序響應(yīng)和多命令處理。主設(shè)備支持多命令處理和亂序響應(yīng)，可以連續(xù)的發(fā)出下一個(gè)命令，而不必等待前一個(gè)命令的響應(yīng)，能夠極大提高系統(tǒng)的整體性能。各轉(zhuǎn)換單元還分別與一個(gè)高速?gòu)脑O(shè)備的接口或系統(tǒng)總線連接。圖2中轉(zhuǎn)換單元1 與系統(tǒng)總線連接，轉(zhuǎn)換單元2與高速?gòu)脑O(shè)備接口 1連接，轉(zhuǎn)換單元3與高速?gòu)脑O(shè)備接口 2連接。高速?gòu)脑O(shè)備接口是高速?gòu)脑O(shè)備對(duì)外的接口，高速?gòu)脑O(shè)備可以通過(guò)該接口與主設(shè)備進(jìn)行命令和數(shù)據(jù)的交互。圖2中明確畫(huà)出的轉(zhuǎn)換單元是3個(gè)，但并不代理只能是3個(gè)，在本發(fā)明的各實(shí)施方式中，轉(zhuǎn)換單元可以2個(gè)，也可以是更多個(gè)。各轉(zhuǎn)換單元中進(jìn)一步包括緩存模塊、握手模塊和協(xié)議轉(zhuǎn)換模塊。其中緩存模塊，用于緩存命令和數(shù)據(jù)。如果命令無(wú)法及時(shí)傳到高速?gòu)脑O(shè)備的接口或系統(tǒng)總線，或者數(shù)據(jù)無(wú)法及時(shí)傳到主設(shè)備，可以利用轉(zhuǎn)換單元的緩存模塊對(duì)命令或數(shù)據(jù)進(jìn)行緩存，從而在多路并發(fā)時(shí)不會(huì)丟失命令或數(shù)據(jù)。握手模塊，用于在解碼仲裁單元和該轉(zhuǎn)換單元所連接的高速?gòu)脑O(shè)備的接口或系統(tǒng)總線之間進(jìn)行異步時(shí)鐘的握手。轉(zhuǎn)換單元中包括握手模塊，使得轉(zhuǎn)換單元所連接的高速?gòu)脑O(shè)備接口或系統(tǒng)總線所使用的時(shí)鐘頻率與主設(shè)備的接口所使用的時(shí)鐘頻率可以不同，降低了對(duì)高速?gòu)脑O(shè)備和系統(tǒng)總線的時(shí)鐘要求?？梢岳斫?，握手模塊并不是必須的，如果高速?gòu)脑O(shè)備的接口或系統(tǒng)總線所用的時(shí)鐘與主設(shè)備所用的時(shí)鐘是一樣的，也可以省略相應(yīng)轉(zhuǎn)換單元中的握手模塊。協(xié)議轉(zhuǎn)換模塊，用于在主設(shè)備使用的接口協(xié)議和該轉(zhuǎn)換單元所連接的高速?gòu)脑O(shè)備的接口協(xié)議或系統(tǒng)總線協(xié)議之間進(jìn)行相互轉(zhuǎn)換。轉(zhuǎn)換單元中包括協(xié)議轉(zhuǎn)換模塊，使得一個(gè)主設(shè)備可以同時(shí)驅(qū)動(dòng)多種不同協(xié)議類(lèi)型的高速?gòu)脑O(shè)備和系統(tǒng)總線，降低了對(duì)高速?gòu)脑O(shè)備和系統(tǒng)總線的協(xié)議類(lèi)型要求。可以理解，協(xié)議轉(zhuǎn)換模塊并不是必須的，如果高速?gòu)脑O(shè)備的接口協(xié)議或系統(tǒng)總線協(xié)議與主設(shè)備的接口協(xié)議是一樣的，也可以省略相應(yīng)轉(zhuǎn)換單元中的協(xié)議轉(zhuǎn)換模塊。本實(shí)施方式中，多個(gè)轉(zhuǎn)換單元提供了多個(gè)獨(dú)立的訪問(wèn)通道，以解碼仲裁單元對(duì)多個(gè)訪問(wèn)通道進(jìn)行控制，主設(shè)備可以通過(guò)獨(dú)立通道對(duì)高速?gòu)脑O(shè)備進(jìn)行訪問(wèn)，不會(huì)因?yàn)橄到y(tǒng)總線中某些設(shè)備響應(yīng)速度較慢而被阻塞，提高了系統(tǒng)的整體效率。此外，高速?gòu)脑O(shè)備不再使用系統(tǒng)總線，降低了系統(tǒng)總線的負(fù)荷。本發(fā)明第二實(shí)施方式涉及一種多通道橋接器，其結(jié)構(gòu)如圖3的虛框內(nèi)所示。第二實(shí)施方式在第一實(shí)施方式的基礎(chǔ)上進(jìn)行了改進(jìn)，主要改進(jìn)之處在于將各個(gè)轉(zhuǎn)換單元所需的先入先出(First In First Out，簡(jiǎn)稱“FIFO”)控制功能統(tǒng)一在同一個(gè)獨(dú)立的FIFO控制單元中實(shí)現(xiàn)，可以節(jié)約多通道橋接器所需的元件總數(shù)，減少集成電路的面積， 降低總成本。具體地說(shuō)，在第一實(shí)施方式的基礎(chǔ)上，還增加了先入先出控制單元，分別與解碼仲裁單元和各轉(zhuǎn)換單元連接，用于為各轉(zhuǎn)換單元統(tǒng)一提供先入先出控制功能。本實(shí)施方式中， 先入先出控制單元位于解碼仲裁單元和各轉(zhuǎn)換單元之間，解碼仲裁單元發(fā)送給各轉(zhuǎn)換單元的數(shù)據(jù)首先到達(dá)先入先出控制單元，由先入先出控制單元進(jìn)行先入先出控制，再發(fā)送給各轉(zhuǎn)換單元。各轉(zhuǎn)換單元返回給解碼仲裁單元的數(shù)據(jù)可以由先入先出控制單元統(tǒng)一控制，也可以由各轉(zhuǎn)換單元直接發(fā)送到解碼仲裁單元。FIFO功能的具體實(shí)現(xiàn)是成熟技術(shù)，這里不進(jìn)行詳細(xì)說(shuō)明了。在本發(fā)明的其它某些實(shí)施方式中，F(xiàn)IFO的控制功能也可以是分別在各個(gè)轉(zhuǎn)換單元中實(shí)現(xiàn)。本發(fā)明第三實(shí)施方式涉及一種多通道橋接器，其結(jié)構(gòu)如圖4的虛框內(nèi)所示。第三實(shí)施方式在第二實(shí)施方式的基礎(chǔ)上進(jìn)行了改進(jìn)，主要改進(jìn)之處在于還包括復(fù)位單元，與該多通道橋接器中的其它各單元連接，用于產(chǎn)生一個(gè)同步的復(fù)位信號(hào)，以復(fù)位該多通道橋接器。圖5示出了應(yīng)用第三實(shí)施方式的一個(gè)具體例子。MASTER為嵌入式處理器，該嵌入式處理器輸出的接口協(xié)議為開(kāi)放式內(nèi)核協(xié)議(Open CoreProtocol，簡(jiǎn)稱“0CP”)接口，系統(tǒng)總線為AMBA，雙倍數(shù)據(jù)速率同步動(dòng)態(tài)存儲(chǔ)器(Dual Data Rate SDRSM，簡(jiǎn)稱“DDR”)接口協(xié)議為0CP。當(dāng)然，本發(fā)明的技術(shù)方案的實(shí)現(xiàn)并不限于特定的0CP、AMBA協(xié)議，對(duì)于MASTER接口是其他標(biāo)準(zhǔn)協(xié)議或自定義協(xié)議的情況同樣適用；同樣的，系統(tǒng)總線接口和SDRAM接口也可以根據(jù)實(shí)際需求采用其他協(xié)議，這并不影響本發(fā)明技術(shù)方案的實(shí)現(xiàn)架構(gòu)，只需要根據(jù)實(shí)際情況設(shè)計(jì)轉(zhuǎn)換單元即可?，F(xiàn)在很多主流嵌入式處理器的BIU (總線接口單元)都支持多命令處理(MULTIPLE OUTSTANDING TRANSACTIONS)和亂序響應(yīng)(OUT 0F0RDER RESPONSES)，這些特性能夠極大提高系統(tǒng)的整體性能；具體表現(xiàn)在，支持多命令處理的這些MASTER在發(fā)命令時(shí)，只要從設(shè)備可以接受命令，即可連續(xù)的發(fā)出下一個(gè)命令，而不必等待前一個(gè)命令的響應(yīng)，這可以提高整個(gè)系統(tǒng)的并發(fā)執(zhí)行程序的能力，對(duì)于有些支持多命令預(yù)解析的設(shè)備，例如某些DDR控制器，也可以充分發(fā)揮該設(shè)備的讀寫(xiě)效能；亂序響應(yīng)特性的好處體現(xiàn)在，快速的設(shè)備的響應(yīng)可以最快的返回給MASTER，即使MASTER是先訪問(wèn)慢速設(shè)備的，這就避免了慢速設(shè)備阻塞MASTER連續(xù)運(yùn)行的情況出現(xiàn)，通常現(xiàn)代的精簡(jiǎn)指令集計(jì)算機(jī)(Reduced InstructionSetComputer,簡(jiǎn)稱“RISC”)架構(gòu)的MASTER在全速運(yùn)行時(shí)，都是多級(jí)流水線并發(fā)執(zhí)行的，流水線的頻繁stall (阻塞)，無(wú)疑會(huì)造成MASTER的效能無(wú)法充分發(fā)揮。本實(shí)例的MASTER接口采用OCP協(xié)議(位寬64bit)；為了實(shí)現(xiàn)高效的編解碼要求， 現(xiàn)代的嵌入式系統(tǒng)，對(duì)于SDRAM，往往采用DDR標(biāo)準(zhǔn)的SDRAM，通常根據(jù)DDR的器件特性，為了最大化DDR的訪問(wèn)效率，DDR接口也可以設(shè)計(jì)成符合OCP接口協(xié)議的(位寬64bit)；而整個(gè)系統(tǒng)的骨干總線則采用位寬32bit的AHB (Advanced High performance Bus)系統(tǒng)總線力口 APB(Advanced Peripheral Bus)夕卜圍總線的結(jié)構(gòu)。本實(shí)例中多通道橋接器的電路框圖如圖6的示。包括解碼仲裁單元0CPSINK，先入先出控制單元FIF0CTRL，與系統(tǒng)總線連接的轉(zhuǎn)換單元AHBMST，與DDR接口連接的轉(zhuǎn)換單元 DCUMST,以及復(fù)位單元0CPRST。其中，解碼仲裁單元0CPSINK主要用來(lái)接受處理器的命令和寫(xiě)數(shù)據(jù)，并根據(jù)地址映射空間將它們分別送到AHB對(duì)應(yīng)FIFO和DDR控制器對(duì)應(yīng)的FIFO，同時(shí)在AHB的讀數(shù)據(jù)和 DDR控制器的讀數(shù)據(jù)同時(shí)返回時(shí)進(jìn)行仲裁。先入先出控制單元FIF0CTRL主要是控制AHB和DDR控制器的命令FIFO和寫(xiě)數(shù)據(jù) FIFO的讀寫(xiě)和指針跳轉(zhuǎn)及保存數(shù)據(jù)。與系統(tǒng)總線連接的轉(zhuǎn)換單元AHBMST根據(jù)AHB的FIFO中的命令參數(shù)產(chǎn)生AHB命令信號(hào)，然后將寫(xiě)數(shù)據(jù)FIFO中的數(shù)據(jù)傳輸?shù)綄?xiě)數(shù)據(jù)總線(32bit位寬)上；接受AHB總線設(shè)備返回的讀數(shù)據(jù)，并將其組成符合OCP協(xié)議的64位的讀數(shù)據(jù)，返回給0CPSINK單元處理。與DDR接口連接的轉(zhuǎn)換單元DCUMST根據(jù)DDR控制器的FIFO中的命令參數(shù)向DDR 控制器傳輸命令和寫(xiě)數(shù)據(jù)，因?yàn)镈DR控制器接口也是符合OCP協(xié)議的，所以設(shè)計(jì)比較簡(jiǎn)單。復(fù)位單元OCPRST單元主要是產(chǎn)生一個(gè)同步的復(fù)位信號(hào)，以復(fù)位整個(gè)多通道橋接器，還有進(jìn)行進(jìn)入睡眠狀態(tài)的相關(guān)處理。下面對(duì)解碼仲裁單元0CPSINK的操作進(jìn)行詳細(xì)說(shuō)明。如圖7所示，接受MASTER的命令和寫(xiě)數(shù)據(jù)，當(dāng)MASTER的命令信號(hào)有效時(shí)，根據(jù) MASTER的地址信號(hào)的高四位判斷是否為D⑶，如果是D⑶且D⑶的命令FIFO非滿，則接受該命令，同時(shí)使D⑶命令FIFO的寫(xiě)信號(hào)有效，否則無(wú)效0C_SCMDACCEPT ；如果是AHB且 AHB的命令FIFO非滿，則接受該命令，同時(shí)使AHB命令FIFO的寫(xiě)信號(hào)有效，否則無(wú)效0C_ SCMDACCEPT。由于MASTER寫(xiě)數(shù)據(jù)是順序傳輸?shù)?，而且?xiě)數(shù)據(jù)在寫(xiě)命令后放出，所以保存判斷該命令是DCU還是AHB的信號(hào)，用來(lái)判斷傳輸過(guò)來(lái)的數(shù)據(jù)是給DCU還是給AHB的。保存該信號(hào)的是一個(gè)4層的IBIT的FIFO，和AHB和D⑶的命令FIFO層數(shù)相同，用于保存所有已接受的寫(xiě)命令的判斷信號(hào)。該FIFO在MASTER的寫(xiě)命令被接受后寫(xiě)入該命令的判斷信號(hào)，同時(shí)寫(xiě)地址加一 ；MASTER的寫(xiě)數(shù)據(jù)的0C_MDATALAST有效且被接受時(shí)FIFO讀地址加一，而當(dāng)前的FIFO讀地址所指的單元所保存的判斷信號(hào)就表明了當(dāng)前寫(xiě)數(shù)據(jù)是傳向AHB還是DCU。如果MASTER所傳輸?shù)拿罨驅(qū)憯?shù)據(jù)是針對(duì)D⑶的，因?yàn)镈⑶也是OCP接口，則直接保存命令和數(shù)據(jù)。如果MASTER所傳輸?shù)拿罨驅(qū)憯?shù)據(jù)是針對(duì)AHB的，則在保存前對(duì)命令和數(shù)據(jù)進(jìn)行處理，保存對(duì)AHB傳輸有用的參數(shù)；接受命令后，保存該命令的讀寫(xiě)信號(hào)，將讀/ 寫(xiě)字節(jié)使能信號(hào)轉(zhuǎn)換成讀/寫(xiě)地址的第三位和總線寬度以及是否是64位讀/寫(xiě)數(shù)據(jù)標(biāo)志信號(hào)進(jìn)行保存。
如圖8所示，AHB和D⑶讀回?cái)?shù)據(jù)的仲裁處理如果D⑶和AHB讀回應(yīng)信號(hào)同時(shí)有效，在DCU讀數(shù)據(jù)暫存單元未滿之前不阻塞DCU，當(dāng)該暫存單元滿狀態(tài)時(shí)阻塞DCU。對(duì)于AHB 這邊，等到AHB完成一個(gè)BURST傳輸時(shí)，若DCU和AHB的返回?cái)?shù)據(jù)同時(shí)有效或DCU讀數(shù)據(jù)暫存單元非空兩個(gè)條件滿足其一，則阻塞AHBMST單元向AHB總線傳輸讀命令。D⑶讀數(shù)據(jù)暫存單元由4X69BIT的FIFO構(gòu)成，能夠一次存儲(chǔ)一個(gè)BU RST的數(shù)據(jù)。 該暫存器設(shè)計(jì)的目的主要是在AHB和DCU讀回來(lái)的數(shù)據(jù)同時(shí)有效時(shí)，繼續(xù)接受DCU的讀數(shù)據(jù)，不阻塞DCU的讀傳輸以提高DCU的效率，為了簡(jiǎn)化設(shè)計(jì)，我們規(guī)定AHB的BURST傳輸不允許被打斷，因此如果在AHB BURST讀過(guò)程中，即使DCU讀回應(yīng)有效，也不能立即停止對(duì)AHB 的傳輸，這時(shí)暫存器就可以起到最大化DDR訪問(wèn)效率的作用。暫存器的寫(xiě)信號(hào)有效的條件 一是暫存器非滿，二是AHB和DCU讀回應(yīng)信號(hào)同時(shí)有效或DCU讀回應(yīng)有效且暫存單元非空。 暫存器的讀信號(hào)有效的條件是暫存單元非空，且AHB的讀回應(yīng)無(wú)效。暫存器的讀寫(xiě)指針在讀寫(xiě)有效時(shí)成桶型遞加。最后通過(guò)仲裁返回給MASTER的讀回應(yīng)信號(hào)以寄存器輸出，讀回應(yīng)信號(hào)由AHB的讀回應(yīng)信號(hào)，D⑶的讀回應(yīng)信號(hào)及暫存器非空標(biāo)志相或產(chǎn)生。返回的讀數(shù)據(jù)、0C_STAGID、0C_ SRESPLAST的順序如果AHB的讀回應(yīng)有效則傳輸AHB的讀數(shù)據(jù)，否則如果暫存器非空則傳輸暫存器中的數(shù)據(jù)，最后如果DCU的讀回應(yīng)有效則傳輸DCU的讀數(shù)據(jù)。下面對(duì)與系統(tǒng)總線連接的轉(zhuǎn)換單元AHBMST的操作進(jìn)行詳細(xì)說(shuō)明。其中AHB讀操作的相關(guān)時(shí)序如圖9所示，AHB寫(xiě)操作的相關(guān)時(shí)序如圖10所示。AHBMST是一個(gè)基于AHB協(xié)議的MASTER設(shè)備端口，S卩將MASTER保存在FIFO中的命令參數(shù)和數(shù)據(jù)傳輸?shù)紸HB總線上。根據(jù) AHB總線協(xié)議二級(jí)流水結(jié)構(gòu)的特點(diǎn)，在本單元中設(shè)計(jì)一個(gè)三級(jí)流水的階段分別為命令觸發(fā)階段，命令傳輸階段，數(shù)據(jù)傳輸階段，這三個(gè)階段成流水結(jié)構(gòu)疊加。命令觸發(fā)階段為判斷該單元是否可以向總線發(fā)出命令，以及一些命令信號(hào)的初始化，同時(shí)向AHB發(fā)出HBUSREQ/ HLOCK信號(hào)，命令傳輸階段主要是向AHB總線上傳輸命令，如HTRANS/HBURST/HSUE/HADDR/ HWRITE信號(hào)，數(shù)據(jù)傳輸階段主要是傳輸寫(xiě)數(shù)據(jù)或接受讀數(shù)據(jù)。在每個(gè)時(shí)鐘周期都檢測(cè)命令觸發(fā)信號(hào)是否有效，再由命令觸發(fā)信號(hào)命令觸發(fā)信號(hào)傳遞，由命令信號(hào)觸發(fā)數(shù)據(jù)傳輸階段。命令觸發(fā)階段。如果AHB CMD FIFO為空，則命令觸發(fā)信號(hào)無(wú)效，否則通過(guò)該FIFO 讀指針?biāo)赶虻腃MD中的讀寫(xiě)信號(hào)來(lái)區(qū)分，如果是讀操作，且0CPSINK單元的讀數(shù)據(jù)仲裁阻塞AHB無(wú)效，則命令觸發(fā)請(qǐng)求信號(hào)有效；如果是寫(xiě)操作，且AHB WDATA FIFO非空，則命令觸發(fā)請(qǐng)求信號(hào)有效。在命令觸發(fā)請(qǐng)求信號(hào)有效時(shí)向AHB總線請(qǐng)求總線傳輸，并根據(jù)該傳輸是否是BURST傳輸來(lái)判斷是否發(fā)出鎖定總線信號(hào)。AHB總線的ARBITER接受到BUSREQ，仲裁之后將通過(guò)MGRANT有效來(lái)通知OCPB可以傳遞命令，這樣，在MGRANT和命令觸發(fā)請(qǐng)求信號(hào)同時(shí)有效時(shí)，命令觸發(fā)信號(hào)就真正的有效了。在該階段，初始的命令參數(shù)，如讀寫(xiě)信號(hào)，地址信號(hào)，TAG信號(hào)，BURST信號(hào)，總線位寬(SIZE)信號(hào)，是否為雙WORD信號(hào)，通過(guò)當(dāng)前FIFO讀指針?biāo)付ǖ膯卧苯虞敵觯侵挥性诿钣|發(fā)信號(hào)有效時(shí)，這些信號(hào)才是真正的有效。如果是BURST操作，則需要計(jì)數(shù)，OCPB的BURST只有WRAP BURST8 一種。這樣，如果該計(jì)數(shù)器數(shù)值為0，則為SINGLE或BURSTS的命令觸發(fā)階段的第一個(gè)傳輸。對(duì)雙WORD的傳輸也做一個(gè)兩拍的計(jì)數(shù)。這兩個(gè)計(jì)數(shù)器設(shè)計(jì)的原因是BURSTS傳輸時(shí)，OCPB存入FIFO中一個(gè)命令，8個(gè)數(shù)據(jù)，所以AHB這邊需要8次傳輸才能去遞加AHB CMD FIFO讀指針，指向下一個(gè)命令。所以在BURST傳輸時(shí)，在命令觸發(fā)階段的第八次觸發(fā)時(shí)發(fā)出讀信號(hào)，如果是雙WORD (字)則在命令觸發(fā)階段的第二次時(shí)發(fā)出讀信號(hào)，如果是單字傳輸則每次觸發(fā)都發(fā)出讀信號(hào)。對(duì)于傳輸階段的地址信號(hào)，分三種情況處理，一是單字傳輸，其地址直接由寄存器輸出FIFO中的地址產(chǎn)生，二是雙字傳輸，其地址第一拍直接由寄存器輸出FIFO中的地址產(chǎn)生，第二拍在輸出地址遞加4產(chǎn)生；三是BURST8，其地址第一拍直接由寄存器輸出FIFO中的地址產(chǎn)生，由于是WRAP方式，所以在接下來(lái)的地址是由地址低六位進(jìn)行桶型遞增產(chǎn)生。命令傳輸階段。命令傳輸階段是以CORE CLOCK為時(shí)鐘，但是在HCLK_PHASE的門(mén)控下采樣。在命令觸發(fā)信號(hào)有效下，將HTRANS命令寄存器輸出到AHB總線上，同時(shí)將上述的各種命令信號(hào)也寄存器輸出到總線上。由于寫(xiě)數(shù)據(jù)是寄存器輸出到AHB總線上的，所以 AHB WDATA FIFO的讀信號(hào)由傳輸命令有效來(lái)產(chǎn)生。數(shù)據(jù)傳輸階段。如果是寫(xiě)數(shù)據(jù)傳輸階段在該階段沒(méi)有什么可做的，該階段主要是針對(duì)讀操作。將讀回應(yīng)和讀數(shù)據(jù)組織成OCP的格式，并產(chǎn)生讀回應(yīng)信號(hào)。在對(duì)應(yīng)的讀命令是BURST讀或64位讀的時(shí)候，需要組合兩次讀的數(shù)據(jù)，輸出給MASTER，所以先要暫存一個(gè) 32BIT的數(shù)據(jù)，等待再來(lái)一個(gè)WORD后拼接成64BIT的數(shù)據(jù)，并產(chǎn)生回應(yīng)信號(hào)。下面對(duì)與DDR接口連接的轉(zhuǎn)換單元DCUMST的操作進(jìn)行詳細(xì)說(shuō)明，相關(guān)時(shí)序如圖11 所示。DCUMST是針對(duì)DCU的OCP接口的，因?yàn)榧拇嬖贒CU的FIFO中的命令和數(shù)據(jù)組織也是符合OCP協(xié)議的，所以該單元比較簡(jiǎn)單，只是在相應(yīng)的FIFO非空的時(shí)候，進(jìn)行寄存器輸出命令和寫(xiě)數(shù)據(jù)。因?yàn)槭羌拇嫫鬏敵?，所以還不是完全直接輸出的，在本單元中設(shè)計(jì)了一個(gè)命令READY信號(hào)，所有的接口命令信號(hào)在該READY信號(hào)有效時(shí)進(jìn)行變化。另外，還需要處理的是寫(xiě)數(shù)據(jù)的輸出，它必須在命令被DCU接受后才放出。所以在該單元中做了一個(gè)4BIT的計(jì)數(shù)器，當(dāng)有效的寫(xiě)命令被DCU接受后加一，當(dāng)有效的寫(xiě)數(shù)據(jù)的最后一個(gè)數(shù)據(jù)被DCU接受后該計(jì)數(shù)器減一。這樣，在計(jì)數(shù)器計(jì)數(shù)非0時(shí)，才可以傳輸寫(xiě)數(shù)據(jù)，當(dāng)計(jì)數(shù)器計(jì)數(shù)大于12時(shí)，停止向D⑶發(fā)送命令。所以，在傳輸DCU命令時(shí)，在命令傳輸READY信號(hào)有效下，上述計(jì)數(shù)器小于最大值且CMD FIFO非空，則直接將FIFO中的命令傳輸給DCU，否則清除所有的有效命令。當(dāng)命令傳輸READY信號(hào)無(wú)效時(shí)，命令輸出寄存器保持住。CMD FIFO的讀信號(hào)有效的條件為命令傳輸READY信號(hào)有效，上述計(jì)數(shù)器小于最大值且CMD FIFO非空。寫(xiě)數(shù)據(jù)的做法和命令類(lèi)似，不再多說(shuō)。下面對(duì)先入先出控制單元FIF0CTRL的操作進(jìn)行詳細(xì)說(shuō)明，相關(guān)時(shí)序如圖12所示。FIF0CTRL主要是控制暫存AHB和D⑶的命令參數(shù)和寫(xiě)數(shù)據(jù)，一共有五個(gè)AHB命令 FIFO (2X41)、AHB 寫(xiě)數(shù)據(jù) FIFO (16X32)、AHB 寫(xiě)字節(jié)使能 FIFO (16X6)，DCU 命令 FIFO (50X2)、 DCU寫(xiě)數(shù)據(jù)FIFO (73X4)。每個(gè)FIFO都是在相應(yīng)的讀寫(xiě)信號(hào)控制下遞加讀寫(xiě)指針，并產(chǎn)生空滿等標(biāo)志信號(hào)。只有AHB寫(xiě)數(shù)據(jù)FIFO的做法特殊一點(diǎn)。因?yàn)樵?4位寫(xiě)的時(shí)候?qū)蓚€(gè)WORD 同時(shí)寫(xiě)入，否則寫(xiě)入一個(gè)WORD，所以指針遞加1或2，還有就是在讀的時(shí)候，由于AHB是二級(jí)流水結(jié)構(gòu)，所以其空標(biāo)志在當(dāng)前為寫(xiě)傳輸時(shí)是數(shù)據(jù)層數(shù)等于1層就有效，否則等到數(shù)據(jù)層數(shù)為0才有效。下面對(duì)復(fù)位單元OCPRST的操作進(jìn)行詳細(xì)說(shuō)明。OCPRST主要是處理復(fù)位信號(hào)CPU_RESET，為了防止RESET有毛刺等，將其在CLK下采樣兩次，然后傳送到各個(gè)單元中做同步復(fù)位。另外處理的就是進(jìn)入睡眠狀態(tài)，當(dāng)SI_SLEEP有效后，等到各個(gè)單元都停止操作后進(jìn)入睡眠狀態(tài)，之后MASTER傳輸過(guò)的命令或數(shù)據(jù)都不作任何響應(yīng)，直到SI_SLEEP無(wú)效。本實(shí)例中高速?gòu)脑O(shè)備為DDR，可以理解，在本發(fā)明的其它實(shí)例中，除DDR之外，高速?gòu)脑O(shè)備也可以其它類(lèi)型的SDRAM，或其它類(lèi)型的設(shè)備。本實(shí)例中系統(tǒng)總線為AMBA，可以理解，在本發(fā)明的其它實(shí)例中，除AMBA之外，系統(tǒng)總線也可以是其它的類(lèi)型。本實(shí)例中， MASTER使用的接口協(xié)議為0CP，可以理解，在本發(fā)明的其它實(shí)例中，除OCP之外，MASTER也可以使用其它類(lèi)型的接口協(xié)議。本發(fā)明第四實(shí)施方式涉及一種總線系統(tǒng)，其結(jié)構(gòu)如圖2所示。該總線系統(tǒng)包括一個(gè)多通道橋接器和分別與該多通道橋接器連接的一個(gè)主設(shè)備 (MASTER)、至少一個(gè)高速?gòu)脑O(shè)備接口、和至少一個(gè)系統(tǒng)總線。多通道橋接器的描述詳見(jiàn)第一、第二或第三實(shí)施方式?？傮w上說(shuō)，該多通道橋接器一邊連接MASTER，另外一邊連接多個(gè)高速?gòu)脑O(shè)備接口和系統(tǒng)總線，需要實(shí)現(xiàn)MASTER接口和高速?gòu)脑O(shè)備接口以及MASTER接口和系統(tǒng)總線接口的協(xié)議轉(zhuǎn)換，同時(shí)對(duì)MASTER發(fā)出的命令和數(shù)據(jù)進(jìn)行地址映射的解碼(DECODE)，路由(ROUTING)到相應(yīng)的通道，并對(duì)返回的數(shù)據(jù)按照一定的優(yōu)先級(jí)策略進(jìn)行仲裁。對(duì)圖1的現(xiàn)有技術(shù)應(yīng)用本發(fā)明的技術(shù)方案時(shí)，可以將SDRAM接口從總線上分離出來(lái)，使其和MASTER通過(guò)多通道橋接器直接相連，從而減小了系統(tǒng)總線的負(fù)荷，解決了 DMA傳輸和執(zhí)行程序都要競(jìng)爭(zhēng)系統(tǒng)總線的矛盾。這時(shí)的系統(tǒng)總線上除了傳輸少許的MASTER訪問(wèn) IO設(shè)備的操作，絕大部分帶寬都提供給了 DMA控制器，提高了系統(tǒng)DMA傳輸?shù)膶?shí)時(shí)性，使系統(tǒng)總線不必運(yùn)行在很高的速度即可滿足應(yīng)用需求。需要說(shuō)明的是，本發(fā)明各設(shè)備實(shí)施方式中提到的各單元都是邏輯單元，在物理上， 一個(gè)邏輯單元可以是一個(gè)物理單元，也可以是一個(gè)物理單元的一部分，還可以以多個(gè)物理單元的組合實(shí)現(xiàn)，這些邏輯單元本身的物理實(shí)現(xiàn)方式并不是最重要的，這些邏輯單元所實(shí)現(xiàn)的功能的組合是才解決本發(fā)明所提出的技術(shù)問(wèn)題的關(guān)鍵。此外，為了突出本發(fā)明的創(chuàng)新部分，本發(fā)明上述各設(shè)備實(shí)施方式并沒(méi)有將與解決本發(fā)明所提出的技術(shù)問(wèn)題關(guān)系不太密切的單元引入，這并不表明上述設(shè)備實(shí)施方式并不存在其它的單元。雖然通過(guò)參照本發(fā)明的某些優(yōu)選實(shí)施方式，已經(jīng)對(duì)本發(fā)明進(jìn)行了圖示和描述，但本領(lǐng)域的普通技術(shù)人員應(yīng)該明白，可以在形式上和細(xì)節(jié)上對(duì)其作各種改變，而不偏離本發(fā)明的精神和范圍。
權(quán)利要求
1.一種多通道橋接器，其特征在于，該多通道橋接器分別與一個(gè)主設(shè)備、至少一個(gè)高速?gòu)脑O(shè)備的接口、和至少一個(gè)系統(tǒng)總線連接；該多通道橋接器包括解碼仲裁單元和至少兩個(gè)轉(zhuǎn)換單元，各轉(zhuǎn)換單元分別與解碼仲裁單元連接；所述解碼仲裁單元還與主設(shè)備連接，用于對(duì)來(lái)自該主設(shè)備的命令和數(shù)據(jù)進(jìn)行地址映射的解碼，并根據(jù)解碼結(jié)果將該命令和數(shù)據(jù)送到相應(yīng)的轉(zhuǎn)換單元，和對(duì)各所述轉(zhuǎn)換單元返回給該主設(shè)備的數(shù)據(jù)進(jìn)行仲裁；各所述轉(zhuǎn)換單元還分別與一個(gè)高速?gòu)脑O(shè)備的接口或系統(tǒng)總線連接；所述轉(zhuǎn)換單元中包括緩存模塊，用于緩存命令和數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的多通道橋接器，其特征在于，至少一個(gè)所述轉(zhuǎn)換單元中還包括握手模塊，用于在所述解碼仲裁單元和該轉(zhuǎn)換單元所連接的高速?gòu)脑O(shè)備的接口或系統(tǒng)總線之間進(jìn)行異步時(shí)鐘的握手。
3.根據(jù)權(quán)利要求2所述的多通道橋接器，其特征在于，至少一個(gè)所述轉(zhuǎn)換單元中還包括協(xié)議轉(zhuǎn)換模塊，用于在所述主設(shè)備使用的接口協(xié)議和該轉(zhuǎn)換單元所連接的高速?gòu)脑O(shè)備的接口協(xié)議或系統(tǒng)總線協(xié)議之間進(jìn)行相互轉(zhuǎn)換。
4.根據(jù)權(quán)利要求3所述的多通道橋接器，其特征在于，還包括先入先出控制單元，連接在所述解碼仲裁單元和各所述轉(zhuǎn)換單元之間，用于對(duì)所述解碼仲裁單元發(fā)送給各所述轉(zhuǎn)換單元的各路命令和數(shù)據(jù)進(jìn)行先入先出控制。
5.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的多通道橋接器，其特征在于，所述主設(shè)備是支持亂序響應(yīng)和多命令處理的處理器。
6.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的多通道橋接器，其特征在于，還包括復(fù)位單元， 與該多通道橋接器中的其它各單元連接，用于產(chǎn)生一個(gè)同步的復(fù)位信號(hào)，以復(fù)位該多通道橋接器。
7.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的多通道橋接器，其特征在于，所述高速?gòu)脑O(shè)備包括雙倍數(shù)據(jù)速率同步動(dòng)態(tài)存儲(chǔ)器。
8.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的多通道橋接器，其特征在于，所述系統(tǒng)總線包括高級(jí)微控制器總線架構(gòu)總線。
9.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的多通道橋接器，其特征在于，所述主設(shè)備使用的接口協(xié)議包括開(kāi)放式內(nèi)核協(xié)議。
10.一種總線系統(tǒng)，其特征在于，包括一個(gè)多通道橋接器和分別與該多通道橋接器連接的一個(gè)主設(shè)備、至少一個(gè)高速?gòu)脑O(shè)備接口、和至少一個(gè)系統(tǒng)總線；所述多通道橋接器包括解碼仲裁單元和至少兩個(gè)轉(zhuǎn)換單元，各轉(zhuǎn)換單元分別與解碼仲裁單元連接；所述解碼仲裁單元還與主設(shè)備連接，用于對(duì)來(lái)自該主設(shè)備命令和數(shù)據(jù)進(jìn)行地址映射的解碼，并根據(jù)解碼結(jié)果將該命令和數(shù)據(jù)送到相應(yīng)的轉(zhuǎn)換單元，和對(duì)各所述轉(zhuǎn)換單元返回給該主設(shè)備的數(shù)據(jù)進(jìn)行仲裁；各所述轉(zhuǎn)換單元還分別與一個(gè)高速?gòu)脑O(shè)備的接口或系統(tǒng)總線連接，所述轉(zhuǎn)換單元中包括緩存模塊，用于緩存命令和數(shù)據(jù)。
全文摘要
本發(fā)明涉及芯片設(shè)計(jì)領(lǐng)域，公開(kāi)了一種多通道橋接器及總線系統(tǒng)。多通道橋接器包括解碼仲裁單元和多個(gè)轉(zhuǎn)換單元，各轉(zhuǎn)換單元分別與解碼仲裁單元連接。多個(gè)轉(zhuǎn)換單元提供了多個(gè)獨(dú)立的訪問(wèn)通道，以解碼仲裁單元對(duì)多個(gè)訪問(wèn)通道進(jìn)行控制，主設(shè)備可以通過(guò)獨(dú)立通道對(duì)高速?gòu)脑O(shè)備進(jìn)行訪問(wèn)，不會(huì)因?yàn)橄到y(tǒng)總線中某些設(shè)備響應(yīng)速度較慢而被阻塞，提高了系統(tǒng)的整體效率。
文檔編號(hào)G06F13/38GK102193887SQ20101012153
公開(kāi)日2011年9月21日 申請(qǐng)日期2010年3月11日 優(yōu)先權(quán)日2010年3月11日
發(fā)明者李敏杰, 祝杰, 趙紅濤 申請(qǐng)人:炬力集成電路設(shè)計(jì)有限公司