專利名稱：一種防止總線沖突的方法、電路及集成電路芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種復(fù)位電路，特別地，涉及一種防止總線沖突的方法、電路 及集成電路芯片。
背景技術(shù)：
在現(xiàn)有的具有數(shù)據(jù)總線的處理器中，在芯片上電時(shí)，由于電源電壓的初始 狀態(tài)不穩(wěn)定，容易造成電路元器件及電路節(jié)點(diǎn)的電壓和邏輯狀態(tài)不穩(wěn)定。如果 電器元件及電路節(jié)點(diǎn)的電壓或邏輯狀態(tài)發(fā)生改變，那么電路系統(tǒng)很可能產(chǎn)生錯(cuò) 誤，影響芯片上電后的正常運(yùn)行。因此， 一般是利用一個(gè)上電復(fù)位電路在上電
初期產(chǎn)生一個(gè)復(fù)位信號(hào)，使電路系統(tǒng)的中央處理器(CPU， Center Process Unit) 和系統(tǒng)中的其他部件都處于一個(gè)確定的初始化狀態(tài)，并從這個(gè)狀態(tài)開始工作。 復(fù)位通常包括同步復(fù)位和異步復(fù)位，同步復(fù)位是指時(shí)鐘上升沿(或者下降 沿)到來時(shí)復(fù)位信號(hào)才能起作用；而異步復(fù)位，不需要時(shí)鐘信號(hào)來約束，只要 復(fù)位信號(hào)到來就立即動(dòng)作。目前，通常采用同步寄存器和全芯片異步復(fù)位來實(shí) 現(xiàn)電路復(fù)位。
對(duì)于采用同步寄存器來實(shí)現(xiàn)電路復(fù)位，在芯片上電過程中，如果異步復(fù)位 時(shí)外部時(shí)鐘不能同步供給，而同步寄存器需要根據(jù)內(nèi)部時(shí)鐘來實(shí)現(xiàn)同步復(fù)位， 所以內(nèi)外部時(shí)鐘的不同步就容易引起電路時(shí)序紊亂，造成同步寄存器的值不確 定，使同步寄存器的輸出處于亞穩(wěn)態(tài)，從而導(dǎo)致同步寄存器控制的雙向輸入/ 輸出焊墊(I/O PAD)的方向不能確定，使得I/OPAD處于輸出狀態(tài)(正常情 況I/OPAD處于輸入狀態(tài))，當(dāng)外圍電路對(duì)導(dǎo)線進(jìn)行多源驅(qū)動(dòng)時(shí)，造成總線沖 突。
對(duì)于全芯片異步復(fù)位，即在對(duì)芯片內(nèi)所有的寄存器都使用異步復(fù)位寄存 器，這樣就可以保證所有的寄存器在沒有時(shí)鐘時(shí)都能被復(fù)位，但是由于全芯片 的寄存器非常多，會(huì)帶來額外的面積消耗，所以需要付出很高的成本代價(jià)。
因此，需要本領(lǐng)域技術(shù)人員迫切解決的一個(gè)技術(shù)問題就是如何能夠在避 免使用全芯片異步復(fù)位，避免增加芯片面積的條件下，防止由于集成電路芯片上I/O PAD的方向不確定造成的總線沖突。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種防止總線沖突的方法、電路及集成 電路芯片，實(shí)現(xiàn)在不使用全芯片異步復(fù)位，避免增加芯片面積的條件下，使得 芯片的I/O PAD的方向確定，防止由于集成電路芯片上I/OPAD的方向不確定 造成的總線沖突。
為了解決上述問題，本發(fā)明公開了一種防止總線沖突的方法，該方法包括 以下步驟
芯片上電，接收異步復(fù)位信號(hào)；
檢測(cè)外部時(shí)鐘信號(hào)是否到達(dá)，若外部時(shí)鐘信號(hào)未到達(dá)，則通過連接芯片異 步復(fù)位端的異步復(fù)位寄存器接收異步復(fù)位控制信號(hào)，控制芯片的雙向輸入/輸 出焊墊狀態(tài)確定；
若外部時(shí)鐘信號(hào)到達(dá)，芯片內(nèi)部同步寄存器復(fù)位，并觸發(fā)異步復(fù)位寄存器 退出復(fù)位狀態(tài)；芯片內(nèi)部同步寄存器控制雙向輸入/輸出焊墊狀態(tài)確定。
優(yōu)選的，所述觸發(fā)異步復(fù)位寄存器退出復(fù)位狀態(tài)的條件為預(yù)設(shè)的計(jì)數(shù)閾值。
進(jìn)一步，通過以下方式進(jìn)行計(jì)數(shù)閾值的預(yù)設(shè)
獲取芯片內(nèi)部同步寄存器在內(nèi)部時(shí)鐘的驅(qū)動(dòng)條件下完成復(fù)位所需的時(shí)間； 獲取外部時(shí)鐘信號(hào)的周期時(shí)間；
用所述芯片內(nèi)部同步寄存器完成復(fù)位所需的時(shí)間除以所述外部時(shí)鐘信號(hào) 的周期時(shí)間，得到計(jì)數(shù)閾值。
優(yōu)選的，采用以下方式獲取所述計(jì)數(shù)閾值 每出現(xiàn)一個(gè)外部時(shí)鐘周期的上升沿，計(jì)數(shù)值按設(shè)定步長自動(dòng)遞增； 計(jì)數(shù)值達(dá)到計(jì)數(shù)閾值時(shí)，停止計(jì)數(shù)。 優(yōu)選的，控制所述雙向輸入/輸出焊墊狀態(tài)為輸入狀態(tài)。 根據(jù)本發(fā)明的實(shí)施例，還公開了一種防止總線沖突的電路，包括芯片，及 與所述芯片異步復(fù)位端相連的異步復(fù)位寄存器，所述芯片內(nèi)置同步寄存器、異 步復(fù)位信號(hào)接收單元、外部時(shí)鐘信號(hào)檢測(cè)單元、及雙向輸入/輸出焊墊控制單元；
所述異步復(fù)位信號(hào)接受單元，在所述芯片上電時(shí)，用于接收異步復(fù)位信號(hào)； 所述外部時(shí)鐘信號(hào)檢測(cè)單元，用于檢測(cè)外部時(shí)鐘信號(hào)是否到達(dá)，若外部時(shí)
鐘信號(hào)未到達(dá)，觸發(fā)所述異步復(fù)位寄存器；若外部時(shí)鐘信號(hào)到達(dá)，觸發(fā)所述同
步寄存器；
所述異步復(fù)位寄存器，用于接受異步復(fù)位控制信號(hào)，觸發(fā)雙向輸入/輸出 焊墊控制單元；
所述同步寄存器，用于復(fù)位完成后，控制芯片的雙向輸入/輸出焊墊狀態(tài) 確定；
所述雙向輸入/輸出焊墊控制單元，用于控制芯片的雙向輸入/輸出焊墊狀 態(tài)確定。
優(yōu)選的，所述電路還包括
計(jì)數(shù)單元，用于在外部時(shí)鐘到達(dá)時(shí)，獲取芯片內(nèi)部同步寄存器完成復(fù)位的 時(shí)間，并在芯片內(nèi)部同步寄存器完成復(fù)位后，觸發(fā)異步復(fù)位寄存器退出復(fù)位狀 態(tài)。
進(jìn)一步，所述計(jì)數(shù)單元進(jìn)一步包括
復(fù)位所需的時(shí)間；
第二子模塊，用于獲取外部時(shí)鐘信號(hào)的周期時(shí)間；
第三子模塊，用于計(jì)算相應(yīng)芯片內(nèi)部同步寄存器完成復(fù)位所需時(shí)間，所需 外部時(shí)鐘信號(hào)的周期數(shù)目，并將該周期數(shù)目作為計(jì)數(shù)閾值；每出現(xiàn)一個(gè)外部時(shí) 鐘周期的上升沿，計(jì)數(shù)值按設(shè)定步長自動(dòng)遞增；當(dāng)計(jì)數(shù)值達(dá)到計(jì)數(shù)閾值時(shí)，停 止計(jì)數(shù)，觸發(fā)所述異步復(fù)位寄存器退出復(fù)位狀態(tài)。
優(yōu)選的，控制所述雙向輸入/輸出焊墊狀態(tài)為輸入狀態(tài)。 根據(jù)本發(fā)明的實(shí)施例，還公開了一種防止總線沖突的集成電路芯片，所述 芯片內(nèi)置同步寄存器，芯片異步復(fù)位端連接異步復(fù)位寄存器，所述芯片包括 異步復(fù)位信號(hào)接收單元、外部時(shí)鐘信號(hào)檢測(cè)單元及雙向輸入/輸出焊墊控制單
元；所述異步復(fù)位信號(hào)接受單元，在所述芯片上電時(shí)，用于接收異步復(fù)位信號(hào)； 所述外部時(shí)鐘信號(hào)檢測(cè)單元，用于檢測(cè)外部時(shí)鐘信號(hào)是否到達(dá)，若外部時(shí)
鐘信號(hào)未到達(dá)，觸發(fā)所述異步復(fù)位寄存器；若外部時(shí)鐘信號(hào)到達(dá)，觸發(fā)所述同
步寄存器；
所述異步復(fù)位寄存器，用于接受異步復(fù)位控制信號(hào)，觸發(fā)雙向輸入/輸出 焊墊控制單元；
所述同步寄存器，用于復(fù)位完成后，控制芯片的雙向輸入/輸出焊墊狀態(tài) 確定；
所述雙向輸入/輸出焊墊控制單元，用于控制芯片的雙向輸入/輸出焊墊狀 態(tài)確定。
優(yōu)選的，所述芯片還包括
計(jì)數(shù)單元，用于在外部時(shí)鐘到達(dá)時(shí)，獲取芯片內(nèi)部同步寄存器完成復(fù)位的 時(shí)間，并在芯片內(nèi)部同步寄存器完成復(fù)位后，觸發(fā)異步復(fù)位寄存器退出復(fù)位狀 態(tài)。
優(yōu)選的，所述計(jì)數(shù)單元進(jìn)一步包括
第一子^t塊，用于獲取芯片內(nèi)部同步寄存器在內(nèi)部時(shí)鐘的驅(qū)動(dòng)條件下完成 復(fù)位所需的時(shí)間；
第二子模塊，用于獲取外部時(shí)鐘信號(hào)的周期時(shí)間；
第三子模塊，用于計(jì)算相應(yīng)芯片內(nèi)部同步寄存器完成復(fù)位所需時(shí)間，所需 外部時(shí)鐘信號(hào)的周期數(shù)目，并將該周期數(shù)目作為計(jì)數(shù)閾值；每出現(xiàn)一個(gè)外部時(shí) 鐘周期的上升沿，計(jì)數(shù)值按設(shè)定步長自動(dòng)遞增；當(dāng)計(jì)數(shù)值達(dá)到計(jì)數(shù)閾值時(shí)，停 止計(jì)數(shù)，觸發(fā)所述異步復(fù)位寄存器退出復(fù)位狀態(tài)。
優(yōu)選的，控制所述雙向輸入/輸出焊墊狀態(tài)為輸入狀態(tài)。
與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)
本發(fā)明中，當(dāng)芯片上電異步復(fù)位時(shí)，若外部時(shí)鐘信號(hào)由于延遲還未到達(dá)， 則通過異步復(fù)位寄存器接收異步復(fù)位信號(hào)，使得芯片上I/O PAD的狀態(tài)確定， 消除由于I/OPAD的狀態(tài)不確定造成的總線沖突；若外部時(shí)鐘信號(hào)到達(dá)，則觸 發(fā)同步寄存器，產(chǎn)生同步復(fù)位信號(hào)，將外部時(shí)鐘引入同步寄存器的內(nèi)部邏輯，當(dāng)對(duì)內(nèi)部寄存器完成復(fù)位時(shí)，使異步復(fù)位寄存器退出復(fù)位狀態(tài)，利用同步寄存
器控制I/OPAD的狀態(tài)。
從而同步寄存器控制的雙向輸入/輸出焊墊(I/OPAD)的方向不能確定，進(jìn)而 導(dǎo)致總線沖突的發(fā)生；同時(shí)，避免了由于使用過多異步復(fù)位寄存器造成的額外 的面積消耗，節(jié)約了成本。


圖l是本發(fā)明一種防止總線沖突的方法實(shí)施例的結(jié)構(gòu)框圖； 圖2是本發(fā)明 一 種防止總線沖突的電路實(shí)施例的結(jié)構(gòu)框圖； 圖3是對(duì)應(yīng)圖2中電路實(shí)施例的信號(hào)時(shí)序圖； 圖4是本發(fā)明一種防止總線沖突的芯片實(shí)施例的結(jié)構(gòu)示意圖。
具體實(shí)施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明。
參照?qǐng)D1,示出了本發(fā)明一種防止總線沖突的方法實(shí)施例，該方法可以包 括以下步驟
步驟IOI,芯片上電，接收異步復(fù)位信號(hào)；
步驟102,檢測(cè)外部時(shí)鐘信號(hào)是否到達(dá)，若外部時(shí)鐘信號(hào)未到達(dá)，則通過 連接芯片異步復(fù)位端的異步復(fù)位寄存器接收異步復(fù)位控制信號(hào)，控制芯片的雙 向輸入/輸出焊墊狀態(tài)確定；
步驟103，若外部時(shí)鐘信號(hào)到達(dá)，芯片內(nèi)部同步寄存器復(fù)位，并觸發(fā)異步 復(fù)位寄存器退出復(fù)位狀態(tài)；芯片內(nèi)部同步寄存器控制雙向輸入/輸出焊墊狀態(tài) 確定。
其中，控制所述雙向輸入/輸出焊墊狀態(tài)為輸入狀態(tài)，所述觸發(fā)異步復(fù)位 寄存器退出復(fù)位狀態(tài)的條件為預(yù)設(shè)的計(jì)數(shù)閾值。 本實(shí)施例通過以下方式進(jìn)行計(jì)數(shù)閾值的預(yù)設(shè)
獲取芯片內(nèi)部同步寄存器在內(nèi)部時(shí)鐘的驅(qū)動(dòng)條件下完成復(fù)位所需的時(shí)間；獲取外部時(shí)鐘信號(hào)的周期時(shí)間；
用所述芯片內(nèi)部同步寄存器完成復(fù)位所需的時(shí)間除以所述外部時(shí)鐘信號(hào) 的周期時(shí)間，得到計(jì)數(shù)閾值。
并且，采用以下方式獲取所述計(jì)數(shù)閣值
每出現(xiàn)一個(gè)外部時(shí)鐘周期的上升沿，計(jì)數(shù)值按設(shè)定步長自動(dòng)遞增； 計(jì)數(shù)值達(dá)到計(jì)數(shù)閾值時(shí)，停止計(jì)數(shù)。
本發(fā)明實(shí)施例中，當(dāng)芯片上電，接收異步復(fù)位信號(hào)異步復(fù)位時(shí)，異步復(fù)位 寄存器的復(fù)位端值為"1",若此時(shí)沒有外部時(shí)鐘，則異步復(fù)位端保持為"1"， PAD方向強(qiáng)制^:置為輸入狀態(tài)；當(dāng)外部時(shí)鐘到達(dá)時(shí)，芯片內(nèi)部同步寄存器進(jìn) 行同步復(fù)位，當(dāng)芯片內(nèi)部同步寄存器完成同步復(fù)位時(shí)，異步復(fù)位寄存器值清零， 退出復(fù)位狀態(tài)，PAD方向由內(nèi)部寄存器控制。
參照?qǐng)D2，示出了本發(fā)明一種防止總線沖突的電路實(shí)施例的結(jié)構(gòu)框圖，該 電路具體包括芯片201,及與所述芯片201異步復(fù)位端相連的異步復(fù)位寄存 器202,所述芯片201內(nèi)置同步寄存器203、異步復(fù)位信號(hào)接收單元204、外 部時(shí)鐘信號(hào)檢測(cè)單元205、及雙向輸入/輸出焊墊控制單元206;
所述異步復(fù)位信號(hào)接收單元204,在所述芯片201上電時(shí)，用于接收異步 復(fù)位信號(hào)；
所述外部時(shí)鐘信號(hào)檢測(cè)單元205，用于檢測(cè)外部時(shí)鐘信號(hào)是否到達(dá)，若外 部時(shí)鐘信號(hào)未到達(dá)，觸發(fā)所述異步復(fù)位寄存器202;若外部時(shí)鐘信號(hào)到達(dá)，觸 發(fā)所述同步寄存器203;
所述異步復(fù)位寄存器202,用于接收異步復(fù)位控制信號(hào)，觸發(fā)雙向輸入/ 輸出焊墊控制單元206;
所述同步寄存器203,用于復(fù)位完成后，控制芯片201的雙向輸入/輸出焊 墊為輸入狀態(tài)；
所述雙向輸入/輸出焊墊控制單元206，用于控制芯片201的雙向輸入/輸 出焊墊為輸入狀態(tài)。
優(yōu)選的，所述電路還包括
計(jì)數(shù)單元，用于在外部時(shí)鐘到達(dá)時(shí)，獲取芯片內(nèi)部同步寄存器完成復(fù)位的
10時(shí)間，并在芯片內(nèi)部同步寄存器完成復(fù)位后，觸發(fā)異步復(fù)位寄存器退出復(fù)位狀態(tài)。
所述計(jì)數(shù)單元進(jìn)一步包括
第一子模塊，用于獲取芯片內(nèi)部同步寄存器在內(nèi)部時(shí)鐘的驅(qū)動(dòng)條件下完成 復(fù)位所需的時(shí)間；
第二子模塊，用于獲取外部時(shí)鐘信號(hào)的周期時(shí)間；
第三子模塊，用于計(jì)算相應(yīng)芯片內(nèi)部同步寄存器完成復(fù)位所需時(shí)間，所需 外部時(shí)鐘信號(hào)的周期數(shù)目，并將該周期數(shù)目作為計(jì)數(shù)閾值；每出現(xiàn)一個(gè)外部時(shí) 鐘周期的上升沿，計(jì)數(shù)值按設(shè)定步長自動(dòng)遞增；當(dāng)計(jì)數(shù)值達(dá)到計(jì)數(shù)閾值時(shí)，停 止計(jì)數(shù)，觸發(fā)所述異步復(fù)位寄存器退出復(fù)位狀態(tài)。
圖3示出的是對(duì)應(yīng)圖2中電路實(shí)施例的信號(hào)時(shí)序圖，其中，XCLK表示外 部時(shí)鐘信號(hào)；RSTN表示外部輸入的芯片異步復(fù)位信號(hào)，用來復(fù)位計(jì)數(shù)器和產(chǎn) 生anti—conflict的寄存器，以及復(fù)位產(chǎn)生同步復(fù)位信號(hào)bypass—reset的寄存器； 低有效的Anti-conflict是由設(shè)計(jì)人員設(shè)置的防止由于I/O PAD方向不確定導(dǎo)致 總線沖突的信號(hào)；Internal clk是芯片內(nèi)置同步寄存器的內(nèi)部時(shí)鐘信號(hào)；Bypass reset表示外部時(shí)鐘信號(hào)XCLK觸發(fā)的同步復(fù)位信號(hào)。當(dāng)外部RSTN信號(hào)輸入 時(shí)，Bypass reset和Anti-conflict信號(hào)被拉高，芯片接收異步復(fù)位信號(hào)RSTN時(shí)， 異步復(fù)位寄存器值被置成1。如果這時(shí)外部時(shí)鐘還未到達(dá)，Bypass reset和 Anti-conflict信號(hào)一直為高，同時(shí)所述異步復(fù)位寄存器的值保持為1,在 Anti-conflict信號(hào)為高的情況下，I/O PAD的方向強(qiáng)制設(shè)置為輸入狀態(tài)，不會(huì) 發(fā)生由雙向輸入/輸出焊墊狀態(tài)不確定導(dǎo)致的總線沖突。某一時(shí)刻，外部時(shí)鐘 XCLK到達(dá)，如圖3中(a)圖所示，Bypassreset將外部時(shí)鐘信號(hào)XCLK引入 到芯片內(nèi)置的同步寄存器的內(nèi)部邏輯，并對(duì)同步寄存器進(jìn)行復(fù)位；當(dāng)同步寄存 器復(fù)位完成，Bypass reset和Anti-conflict信號(hào)降低，異步復(fù)位寄存器清零，退 出復(fù)位狀態(tài)，此時(shí)I/OPAD方向由芯片內(nèi)部同步寄存器控制。圖3中(b)圖 所示是當(dāng)外部RSTN信號(hào)輸入同時(shí)，外部時(shí)鐘信號(hào)輸入時(shí)的信號(hào)時(shí)序圖，原理 如前所述。當(dāng)外部RSTN信號(hào)輸入時(shí)，Bypass reset和Anti-conflict信號(hào)凈皮4立高， Bypass reset直接將外部時(shí)鐘信號(hào)XCLK引入到芯片內(nèi)置的同步寄存器的內(nèi)部邏輯，并對(duì)同步寄存器進(jìn)行復(fù)位；當(dāng)同步寄存器復(fù)位完成，Bypass reset和 Anti-conflict信號(hào)降低，此時(shí)，異步復(fù)位寄存器清零，退出復(fù)位狀態(tài)，I/O PAD 方向由芯片內(nèi)部同步寄存器控制。
參照?qǐng)D4，示出了本發(fā)明一種防止總線沖突的芯片實(shí)施例，該芯片401內(nèi) 置同步寄存器403，芯片異步復(fù)位端連接異步復(fù)位寄存器402,所述芯片包括 異步復(fù)位信號(hào)接收單元404、外部時(shí)鐘信號(hào);^測(cè)單元405及雙向輸入/輸出焊墊 控制單元406;
所述異步復(fù)位信號(hào)接收單元404，在所述芯片上電時(shí)，用于接收異步復(fù)位
信號(hào)；
所述外部時(shí)鐘信號(hào)檢測(cè)單元405,用于檢測(cè)外部時(shí)鐘信號(hào)是否到達(dá)，若外 部時(shí)鐘信號(hào)未到達(dá)，觸發(fā)所述異步復(fù)位寄存器402;若外部時(shí)鐘信號(hào)到達(dá)，觸 發(fā)所述同步寄存器403;
所述異步復(fù)位寄存器402,用于接收異步復(fù)位控制信號(hào)，觸發(fā)雙向輸入/ 輸出焊墊控制單元406;
所述同步寄存器403,用于復(fù)位完成后，控制芯片的雙向輸入/輸出焊墊狀 態(tài)確定；
所述雙向輸入/輸出焊墊控制單元406,用于控制芯片的雙向輸入/輸出焊 墊狀態(tài)為輸入狀態(tài)。
一種改進(jìn)的技術(shù)方案是，所述芯片還包括
計(jì)數(shù)單元，用于在外部時(shí)鐘到達(dá)時(shí)，獲取芯片內(nèi)部同步寄存器完成復(fù)位的 時(shí)間，并在芯片內(nèi)部同步寄存器完成復(fù)位后，觸發(fā)異步復(fù)位寄存器退出復(fù)位狀 態(tài)。
所述計(jì)數(shù)單元進(jìn)一步包括
第一子模塊，用于獲取芯片內(nèi)部同步寄存器在內(nèi)部時(shí)鐘的驅(qū)動(dòng)條件下完成 復(fù)位所需的時(shí)間；
第二子模塊，用于獲取外部時(shí)鐘信號(hào)的周期時(shí)間；
第三子模塊，用于計(jì)算相應(yīng)芯片內(nèi)部同步寄存器完成復(fù)位所需時(shí)間，所需 外部時(shí)鐘信號(hào)的周期數(shù)目，并將該周期數(shù)目作為計(jì)數(shù)閾值；每出現(xiàn)一個(gè)外部時(shí)
12鐘周期的上升沿，計(jì)數(shù)值按設(shè)定步長自動(dòng)遞增；當(dāng)計(jì)數(shù)值達(dá)到計(jì)it閾值時(shí)，停
止計(jì)數(shù)，觸發(fā)所述異步復(fù)位寄存器退出復(fù)位狀態(tài)。
本說明書中的各個(gè)實(shí)施例均采用遞進(jìn)的方式描述，每個(gè)實(shí)施例重點(diǎn)說明的 都是與其他實(shí)施例的不同之處，各個(gè)實(shí)施例之間相同相似的部分互相參見即
可。對(duì)于系統(tǒng)實(shí)施例而言，由于其與方法實(shí)施例基本相似，所以描述的比較簡 單，相關(guān)之處參見方法實(shí)施例的部分說明即可。
以上對(duì)本發(fā)明所提供的一種防止總線沖突的方法、電路及集成電路芯片，
述，以上實(shí)施例的說明只是用于幫助理解本發(fā)明的方法及其核心思想；同時(shí)， 對(duì)于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在具體實(shí)施方式
及應(yīng)用范圍 上均會(huì)有改變之處，綜上所述，本說明書內(nèi)容不應(yīng)理解為對(duì)本發(fā)明的限制。
權(quán)利要求
1、一種防止總線沖突的方法，其特征在于，包括以下步驟芯片上電，接收異步復(fù)位信號(hào)；檢測(cè)外部時(shí)鐘信號(hào)是否到達(dá)，若外部時(shí)鐘信號(hào)未到達(dá)，則通過連接芯片異步復(fù)位端的異步復(fù)位寄存器接收異步復(fù)位控制信號(hào)，控制芯片的雙向輸入/輸出焊墊狀態(tài)確定；若外部時(shí)鐘信號(hào)到達(dá)，芯片內(nèi)部同步寄存器復(fù)位，并觸發(fā)異步復(fù)位寄存器退出復(fù)位狀態(tài)；芯片內(nèi)部同步寄存器控制雙向輸入/輸出焊墊狀態(tài)確定。
2、 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述觸發(fā)異步復(fù)位寄存器 退出復(fù)位狀態(tài)的條件為預(yù)設(shè)的計(jì)數(shù)閾值。
3、 根據(jù)權(quán)利要求2所述的方法，其特征在于，通過以下方式進(jìn)行計(jì)數(shù)閾 值的預(yù)設(shè)獲取芯片內(nèi)部同步寄存器在內(nèi)部時(shí)鐘的驅(qū)動(dòng)條件下完成復(fù)位所需的時(shí)間； 獲取外部時(shí)鐘信號(hào)的周期時(shí)間；用所述芯片內(nèi)部同步寄存器完成復(fù)位所需的時(shí)間除以所述外部時(shí)鐘信號(hào) 的周期時(shí)間，得到計(jì)數(shù)閾值。
4、 根據(jù)權(quán)利要求2或3所述的方法，其特征在于，采用以下方式獲取所 述計(jì)數(shù)閾值每出現(xiàn)一個(gè)外部時(shí)鐘周期的上升沿，計(jì)數(shù)值按設(shè)定步長自動(dòng)遞增； 計(jì)數(shù)值達(dá)到計(jì)數(shù)閾值時(shí)，停止計(jì)數(shù)。
5、 根據(jù)權(quán)利要求2所述的方法，其特征在于，控制所述雙向輸入/輸出焊 墊狀態(tài)為輸入狀態(tài)。
6、 一種防止總線沖突的電路，其特征在于，包括芯片，及與所述芯片異 步復(fù)位端相連的異步復(fù)位寄存器，所述芯片內(nèi)置同步寄存器、異步復(fù)位信號(hào)接 收單元、外部時(shí)鐘信號(hào)檢測(cè)單元、及雙向輸入/輸出焊墊控制單元；所述異步復(fù)位信號(hào)接受單元，在所述芯片上電時(shí)，用于接收異步復(fù)位信號(hào)； 所述外部時(shí)鐘信號(hào)檢測(cè)單元，用于檢測(cè)外部時(shí)鐘信號(hào)是否到達(dá)，若外部時(shí)鐘信號(hào)未到達(dá)，觸發(fā)所述異步復(fù)位寄存器；若外部時(shí)鐘信號(hào)到達(dá)，觸發(fā)所述同步寄存器；所述異步復(fù)位寄存器，用于接受異步復(fù)位控制信號(hào)，觸發(fā)雙向輸入/輸出焊墊控制單元；所述同步寄存器，用于復(fù)位完成后，控制芯片的雙向輸入/輸出焊墊狀態(tài) 確定；所述雙向輸入/輸出焊墊控制單元，用于控制芯片的雙向輸入/輸出焊墊狀 態(tài)確定。
7、 根據(jù)權(quán)利要求6所述的電路，其特征在于，所述電路還包括 計(jì)數(shù)單元，用于在外部時(shí)鐘到達(dá)時(shí)，獲取芯片內(nèi)部同步寄存器完成復(fù)位的時(shí)間，并在芯片內(nèi)部同步寄存器完成復(fù)位后，觸發(fā)異步復(fù)位寄存器退出復(fù)位狀 態(tài)。
8、 根據(jù)權(quán)利要求7所述的電路，其特征在于，所述計(jì)數(shù)單元進(jìn)一步包括 第一子^t塊，用于獲取芯片內(nèi)部同步寄存器在內(nèi)部時(shí)鐘的驅(qū)動(dòng)條件下完成復(fù)位所需的時(shí)間；第二子模塊，用于獲取外部時(shí)鐘信號(hào)的周期時(shí)間；第三子模塊，用于計(jì)算相應(yīng)芯片內(nèi)部同步寄存器完成復(fù)位所需時(shí)間，所需 外部時(shí)鐘信號(hào)的周期數(shù)目，并將該周期數(shù)目作為計(jì)數(shù)閾值；每出現(xiàn)一個(gè)外部時(shí) 鐘周期的上升沿，計(jì)數(shù)值按設(shè)定步長自動(dòng)遞增；當(dāng)計(jì)數(shù)值達(dá)到計(jì)數(shù)闊值時(shí)，停 止計(jì)數(shù)，觸發(fā)所述異步復(fù)位寄存器退出復(fù)位狀態(tài)。
9、 根據(jù)權(quán)利要求6所述的電路，其特征在于，控制所述雙向輸入/輸出焊 墊狀態(tài)為輸入狀態(tài)。
10、 一種防止總線沖突的集成電路芯片，其特征在于，所述芯片內(nèi)置同步 寄存器，芯片異步復(fù)位端連接異步復(fù)位寄存器，所述芯片包括異步復(fù)位信號(hào) 接收單元、外部時(shí)鐘信號(hào)檢測(cè)單元及雙向輸入/輸出焊墊控制單元；所述異步復(fù)位信號(hào)接受單元，在所述芯片上電時(shí)，用于接收異步復(fù)位信號(hào)； 所述外部時(shí)鐘信號(hào)檢測(cè)單元，用于檢測(cè)外部時(shí)鐘信號(hào)是否到達(dá)，若外部時(shí)鐘信號(hào)未到達(dá)，觸發(fā)所述異步復(fù)位寄存器；若外部時(shí)鐘信號(hào)到達(dá)，觸發(fā)所述同步寄存器；所述異步復(fù)位寄存器，用于接受異步復(fù)位控制信號(hào)，觸發(fā)雙向輸入/輸出焊墊控制單元；所述同步寄存器，用于復(fù)位完成后，控制芯片的雙向輸入/輸出焊墊狀態(tài)確定；所述雙向輸入/輸出焊墊控制單元，用于控制芯片的雙向輸入/輸出焊墊狀 態(tài)確定。
11、 根據(jù)權(quán)利要求IO所述的芯片，其特征在于，所述芯片還包括 計(jì)數(shù)單元，用于在外部時(shí)鐘到達(dá)時(shí)，獲取芯片內(nèi)部同步寄存器完成復(fù)位的時(shí)間，并在芯片內(nèi)部同步寄存器完成復(fù)位后，觸發(fā)異步復(fù)位寄存器退出復(fù)位狀態(tài)。
12、 根據(jù)權(quán)利要求11所述的芯片，其特征在于，所述計(jì)數(shù)單元進(jìn)一步包括復(fù)位所需的時(shí)間；第二子模塊，用于獲取外部時(shí)鐘信號(hào)的周期時(shí)間；第三子模塊，用于計(jì)算相應(yīng)芯片內(nèi)部同步寄存器完成復(fù)位所需時(shí)間，所需 外部時(shí)鐘信號(hào)的周期數(shù)目，并將該周期數(shù)目作為計(jì)數(shù)閾值；每出現(xiàn)一個(gè)外部時(shí) 鐘周期的上升沿，計(jì)數(shù)值按設(shè)定步長自動(dòng)遞增；當(dāng)計(jì)數(shù)值達(dá)到計(jì)數(shù)閾值時(shí)，停 止計(jì)數(shù)，觸發(fā)所述異步復(fù)位寄存器退出復(fù)位狀態(tài)。
13、 根據(jù)權(quán)利要求IO所述的芯片，其特征在于，控制所述雙向輸入/輸出 焊墊狀態(tài)為輸入狀態(tài)。
全文摘要
本發(fā)明提供了一種防止總線沖突的方法、電路及集成電路芯片，該方法可以包括芯片上電，接收異步復(fù)位信號(hào)；檢測(cè)外部時(shí)鐘信號(hào)是否到達(dá)，若外部時(shí)鐘信號(hào)未到達(dá)，則通過連接芯片異步復(fù)位端的異步復(fù)位寄存器接收異步復(fù)位控制信號(hào)，控制芯片的雙向輸入/輸出焊墊狀態(tài)確定；若外部時(shí)鐘信號(hào)到達(dá)，芯片內(nèi)部同步寄存器復(fù)位，并觸發(fā)異步復(fù)位寄存器退出復(fù)位狀態(tài)；芯片內(nèi)部同步寄存器控制雙向輸入/輸出焊墊狀態(tài)確定。本發(fā)明有效避免了由于內(nèi)外部時(shí)鐘的不同步造成同步寄存器的值不確定，從而同步寄存器控制的雙向輸入/輸出焊墊(I/O PAD)的方向不能確定，進(jìn)而導(dǎo)致總線沖突的發(fā)生，同時(shí)節(jié)約了成本。
文檔編號(hào)G06F13/14GK101452425SQ20081024659
公開日2009年6月10日 申請(qǐng)日期2008年12月25日 優(yōu)先權(quán)日2008年12月25日
發(fā)明者浩 張 申請(qǐng)人:北京中星微電子有限公司