專利名稱：計(jì)算機(jī)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種計(jì)算機(jī)系統(tǒng)，尤其涉及與外部存儲(chǔ)裝置的定時(shí)控制。
2.相關(guān)技術(shù)的描述近年來(lái)，快速的半導(dǎo)體集成技術(shù)的進(jìn)步使得將電子計(jì)算機(jī)的中央控制裝置(CPU)集成到單一半導(dǎo)體芯片上成為可能，另外，也嘗試將外圍設(shè)備接口或存儲(chǔ)器控制電路集成在單一芯片上。這就是所謂將計(jì)算機(jī)系統(tǒng)整體集成到單一芯片上的含義，被稱為SOC(System On a Chip)技術(shù)，SOC制品等。
在電子計(jì)算機(jī)的電源接通后開(kāi)始處理中，一般將存儲(chǔ)最初執(zhí)行命令的存儲(chǔ)裝置稱為自引導(dǎo)只讀存儲(chǔ)器(Boot ROM)。Boot ROM必須具有所謂的可事先記錄命令代碼，即使切斷電源，也可保持內(nèi)容的特征。由于Boot ROM存儲(chǔ)對(duì)應(yīng)用CPU的每個(gè)制品不同的命令列，所以通常更多地計(jì)劃設(shè)計(jì)成CPU芯片的外附器件。
使用掩模ROM、EPROM、EEPROM、閃存ROM等多種器件作為適用于BootROM的半導(dǎo)體器件。其存儲(chǔ)內(nèi)容的讀出時(shí)間隨其種類或制品的價(jià)格帶及規(guī)格而不同。在集成Boot ROM接口的CPU芯片中，一般設(shè)定成事先假定某種引導(dǎo)方法，并可進(jìn)行與制品的性質(zhì)或顧客的意愿相符合的選擇。
通常，在判定使用何種Boot ROM時(shí)，使用幾根信號(hào)線，在電源接通時(shí)或復(fù)位時(shí)選擇Boot ROM的種類和讀出時(shí)間。這是因?yàn)锽oot ROM中存儲(chǔ)的命令是最初執(zhí)行的命令，不存在在此前可執(zhí)行的命令列，所以不能由軟件選擇讀出時(shí)間。
使用如下方法作為其它判定方法，由假定得到的ROM假定最慢讀出時(shí)間，在復(fù)位后馬上以最慢動(dòng)作速度進(jìn)行動(dòng)作，取得的命令本身設(shè)定ROM的動(dòng)作速度。
但是，在上述計(jì)算機(jī)系統(tǒng)中存在如下問(wèn)題。
(1)在近年的SOC制品中，多數(shù)外圍設(shè)備接口或外圍設(shè)備本身，以及將存儲(chǔ)器接口搭載在一個(gè)芯片上的結(jié)果，需要多個(gè)端子。另外，端子的動(dòng)作頻率也不是內(nèi)部電路的頻率，年年提高，必須使用可對(duì)應(yīng)于高頻率的高價(jià)外圍設(shè)備(組件)或端子。一般，組件的端子結(jié)構(gòu)取決于芯片的最大頻率，實(shí)際上不反映其端子上使用的頻率。還與根據(jù)執(zhí)行頻率改變端子結(jié)構(gòu)相反，導(dǎo)致成本增加。
因此，在上述使用幾根信號(hào)線的方法中，存在如下問(wèn)題在復(fù)位設(shè)定BootROM賣出速度的信號(hào)后馬上僅向動(dòng)作的信號(hào)分配端子，在端子數(shù)增加的同時(shí)，導(dǎo)致成本增大。
(2)另外，在假定最慢動(dòng)作的方法中存在如下問(wèn)題到設(shè)定動(dòng)作速度之前期間內(nèi)執(zhí)行的命令的執(zhí)行速度慢。這在實(shí)際的芯片中大多不成為大問(wèn)題，但在檢驗(yàn)動(dòng)作或功能的邏輯模擬中，因?yàn)樵谒羞壿嫏z驗(yàn)過(guò)程中執(zhí)行Boot ROM的命令列，所以成為很大的負(fù)荷。
通常，SOC半導(dǎo)體器件的邏輯質(zhì)量有隨著邏輯檢驗(yàn)費(fèi)用和所花費(fèi)勞力而提高的性質(zhì)，單位時(shí)間可執(zhí)行的邏輯檢驗(yàn)量低，產(chǎn)生所謂難以確保充分的邏輯質(zhì)量的問(wèn)題。或當(dāng)確保充分的檢驗(yàn)量時(shí)，模擬時(shí)間增大，導(dǎo)致成本增大。
另外，在超過(guò)預(yù)定Boot ROM器件的范圍變化讀出時(shí)間或定時(shí)的情況下，還存在不適用于該制品，結(jié)果制品壽命縮短等問(wèn)題。
發(fā)明概述一種計(jì)算機(jī)系統(tǒng)，包括執(zhí)行命令的CPU；輸出內(nèi)部時(shí)鐘的內(nèi)部定時(shí)發(fā)生器；選擇器，接收從外部定時(shí)信號(hào)輸入端子輸入的外部定時(shí)信號(hào)和上述內(nèi)部時(shí)鐘，選擇上述外部定時(shí)信號(hào)和上述內(nèi)部時(shí)鐘之一，作為電源接通后對(duì)存儲(chǔ)上述命令中最初執(zhí)行命令的外部存儲(chǔ)裝置的讀出定時(shí)信號(hào)。
附圖的簡(jiǎn)要描述

圖1是表示作為本發(fā)明基礎(chǔ)的事先研究的計(jì)算機(jī)系統(tǒng)的整體簡(jiǎn)要結(jié)構(gòu)的框圖。
圖2是表示本發(fā)明第一實(shí)施例的具備外部復(fù)位端子的計(jì)算機(jī)系統(tǒng)的整體簡(jiǎn)要結(jié)構(gòu)的框圖。
圖3是表示圖2所示定時(shí)信號(hào)切換電路22詳細(xì)結(jié)構(gòu)的電路圖。
圖4是表示圖2所示定時(shí)信號(hào)切換電路22其它結(jié)構(gòu)的詳細(xì)結(jié)構(gòu)的電路圖。
圖5是表示第一實(shí)施例中狀態(tài)機(jī)22c的狀態(tài)遷移的圖。
圖6是表示本發(fā)明第一實(shí)施例的變形例的具備外部復(fù)位計(jì)時(shí)器的計(jì)算機(jī)系統(tǒng)的整體簡(jiǎn)要結(jié)構(gòu)的框圖。
圖7是表示本發(fā)明第二實(shí)施例的計(jì)算機(jī)系統(tǒng)的定時(shí)信號(hào)切換電路詳細(xì)結(jié)構(gòu)的電路圖。
圖8是表示第二實(shí)施例中狀態(tài)機(jī)22c的狀態(tài)遷移的圖。
圖9是表示本發(fā)明第三實(shí)施例的定時(shí)信號(hào)切換電路22詳細(xì)結(jié)構(gòu)的電路圖。
發(fā)明的詳細(xì)描述(比較例)在說(shuō)明本發(fā)明實(shí)施例之前，說(shuō)明圖1所示比較例。即，本發(fā)明者們考慮到上述問(wèn)題，首先研究了從外部提供ROM的讀出定時(shí)，與信號(hào)一起，使對(duì)Boot ROM的地址提供和讀出定時(shí)相結(jié)合的方法。如圖1所示，該方法在由單一芯片構(gòu)成的計(jì)算機(jī)系統(tǒng)10p(Computer System)內(nèi)部具備內(nèi)部定時(shí)發(fā)生電路21、連接于系統(tǒng)總線12上的CPU11和ROM控制器13。另外，還具備定時(shí)信號(hào)切換電路100，接收從內(nèi)部定時(shí)發(fā)生電路21輸出的內(nèi)部時(shí)鐘CLK、從定時(shí)信號(hào)輸入端子111輸入的外部定時(shí)信號(hào)ROMCLK、從選擇信號(hào)輸入端子112輸入的外部定時(shí)選擇信號(hào)SEL、和從外部系統(tǒng)復(fù)位端子70輸入的系統(tǒng)復(fù)位信號(hào)SR。
定時(shí)信號(hào)切換電路100內(nèi)包含分頻內(nèi)部時(shí)鐘CK的分頻器102、存儲(chǔ)外部定時(shí)選擇信號(hào)SEL的寄存器103、和通過(guò)外部定時(shí)選擇信號(hào)SEL將內(nèi)部時(shí)鐘CK或外部定時(shí)信號(hào)ROMCLK作為ROM定時(shí)信號(hào)RT輸出的選擇器101。將ROM定時(shí)信號(hào)RT提供給ROM控制器13。ROM控制器13結(jié)合ROM定時(shí)信號(hào)RT，進(jìn)行對(duì)BootROM50的地址提供和讀出定時(shí)的設(shè)定。
但是，在圖1所示從外部提供定時(shí)信號(hào)的方法中，在芯片的外部不僅需要定時(shí)發(fā)生電路，而且存在施加選擇使用內(nèi)部時(shí)鐘CK和外部定時(shí)信號(hào)ROMCLK哪一個(gè)用的外部定時(shí)選擇信號(hào)SEL的輸入端子112，還需要生成外部定時(shí)選擇信號(hào)SEL的外部電路。研究圖1所示計(jì)算機(jī)系統(tǒng)10p的問(wèn)題，完成以下各實(shí)施例。
參照附圖來(lái)描述本發(fā)明的不同實(shí)施例。值得注意的是，在附圖中，相同或相似的參考符號(hào)應(yīng)用于相同或相似的部分和器件，并且省略或簡(jiǎn)化相同或相似部件和器件的描述。
(第一實(shí)施例)
如圖2所示，本發(fā)明的第一實(shí)施例的計(jì)算機(jī)系統(tǒng)在外部具備系統(tǒng)復(fù)位端子70，用于向計(jì)算機(jī)系統(tǒng)10a輸入系統(tǒng)復(fù)位SR。
計(jì)算機(jī)系統(tǒng)10a構(gòu)成為由單一半導(dǎo)體芯片構(gòu)成的SOC制品，在其內(nèi)部具備連接于系統(tǒng)總線12上的CPU11、ROM控制器13、dRAM控制器14、UART15、計(jì)時(shí)器16和外部總線IF(接口)17，另外，還具備內(nèi)部定時(shí)信號(hào)發(fā)生電路21、成為本實(shí)施例特征的定時(shí)信號(hào)切換電路22。另外，在計(jì)算機(jī)系統(tǒng)10a的外部連接Boot ROM50和dRAM存儲(chǔ)器60，必要時(shí)在外部總線18上連接未圖示的各種外部設(shè)備。
CPU11控制芯片內(nèi)的整個(gè)系統(tǒng)，讀出Boot ROM50上的引導(dǎo)代碼或dRAM存儲(chǔ)器60上的機(jī)器語(yǔ)言命令列，操作dRAM存儲(chǔ)器60上的數(shù)據(jù)或芯片內(nèi)或外部總線18上的設(shè)備，實(shí)現(xiàn)系統(tǒng)的目的功能。ROM控制器13進(jìn)行與外部Boot ROM50的接口。
下面參照?qǐng)D3來(lái)說(shuō)明圖2所示定時(shí)信號(hào)切換電路22(Exchanging Circuit)的詳細(xì)結(jié)構(gòu)。
將由外部經(jīng)定時(shí)輸入端子22a和輸入緩沖器22b輸入的外部定時(shí)信號(hào)ROMCLK提供給狀態(tài)機(jī)22c(State device)，在判定有無(wú)有效信號(hào)的同時(shí)，提供給信號(hào)切換用選擇器22d的輸入。分頻器22e將內(nèi)部時(shí)鐘CK分頻為適用ROM控制的頻率，在提供給選擇器22d的其它輸入的同時(shí)，提供給計(jì)數(shù)器22f。計(jì)數(shù)器22f測(cè)量判定輸入的外部定時(shí)信號(hào)ROMCLK所需的測(cè)定時(shí)間。另外，如圖4所示，提供給計(jì)數(shù)器22f的時(shí)鐘即使使用內(nèi)部時(shí)鐘CK和由其它基準(zhǔn)時(shí)間發(fā)生器22g生成的其它時(shí)鐘CKT，也不會(huì)損害本發(fā)明的有效性，但因?yàn)槭褂脙?nèi)部時(shí)鐘CK時(shí)不必新的基準(zhǔn)時(shí)間發(fā)生器，所以圖3所示方法可降低成本。
另外，狀態(tài)機(jī)22c將CPU復(fù)位(CPUReset)信號(hào)保持為活性，直到確定ROM控制的定時(shí)信號(hào)，并阻止定時(shí)信號(hào)未確定期間的命令讀出。
參照?qǐng)D5來(lái)說(shuō)明第一實(shí)施例的狀態(tài)機(jī)22c的狀態(tài)遷移。
在提供系統(tǒng)復(fù)位SR后，狀態(tài)機(jī)22c處于初始狀態(tài)S0，開(kāi)始監(jiān)視外部定時(shí)信號(hào)ROMCLK的信號(hào)狀態(tài)。通過(guò)狀態(tài)遷移(S1或S4)來(lái)記錄動(dòng)作開(kāi)始時(shí)刻(S0)的外部定時(shí)信號(hào)ROMCLK的邏輯值，檢測(cè)邏輯值變化。
在邏輯值變化的情況下，通過(guò)遷移到S2或S5來(lái)檢測(cè)邏輯值的變化。此時(shí)，發(fā)現(xiàn)向外部定時(shí)信號(hào)ROMCLK中輸入有效重復(fù)信號(hào)，選擇器22d固定在外部信號(hào)側(cè)(MuxSel＝Ext)，CPUReset信號(hào)為非活性，釋放CPU11的復(fù)位。
另一方面，計(jì)數(shù)器22f在提供系統(tǒng)復(fù)位SR后被解除時(shí)開(kāi)始計(jì)數(shù)內(nèi)部時(shí)鐘CK，在計(jì)數(shù)規(guī)定數(shù)的時(shí)刻，將TimeUp信號(hào)提供給狀態(tài)機(jī)22c。
狀態(tài)機(jī)22c在S1或S4狀態(tài)時(shí)，若TimeUp信號(hào)到達(dá)，則外部定時(shí)信號(hào)ROMCLK的狀態(tài)不變化，將固定值提供給外部定時(shí)信號(hào)ROMCLK的定時(shí)輸入端子22a，發(fā)現(xiàn)不是有效定時(shí)信號(hào)，遷移到S3或S6。將選擇器22d固定在從分頻器22e提供的內(nèi)部時(shí)鐘CK側(cè)(MuxSel＝Int)，CPUReset信號(hào)為非活性。
當(dāng)通過(guò)將CPUReset信號(hào)變?yōu)榉腔钚詠?lái)釋放CPU11的復(fù)位時(shí)，CPU11在初始化內(nèi)部后，為了讀出最初的命令，向ROM控制器13發(fā)出讀出請(qǐng)求。ROM控制器13解釋該請(qǐng)求，與定時(shí)信號(hào)切換電路22選擇的ROM定時(shí)信號(hào)RT一起訪問(wèn)外部的Boot ROM50，將得到的機(jī)器語(yǔ)言命令代碼返回CPU11。通常，檢測(cè)ROM定時(shí)信號(hào)RT的上升沿，進(jìn)行地址的變更、讀出數(shù)據(jù)的取得等動(dòng)作遷移，但也可通過(guò)設(shè)計(jì)ROM控制器13來(lái)使用下降沿。
如上所述，CPU11開(kāi)始動(dòng)作。
在實(shí)施第一實(shí)施例的邏輯模擬時(shí)，通過(guò)ROM定時(shí)信號(hào)RT向外部定時(shí)信號(hào)ROMCLK輸入模擬動(dòng)作可能的最快返回信號(hào)，可以最快的頻率實(shí)施。作為ROM控制器13的功能檢驗(yàn)，雖然也可用慢的頻率來(lái)檢驗(yàn)，但對(duì)于此外的檢驗(yàn)程序(檢驗(yàn)?zāi)Ｊ?，即使通過(guò)與ROM控制器13的功能檢驗(yàn)無(wú)關(guān)的檢驗(yàn)?zāi)Ｊ绞褂迷诂F(xiàn)實(shí)的ROM元件中不可能的快頻率來(lái)實(shí)施模擬也無(wú)妨。因?yàn)锽oot ROM50包含所有檢驗(yàn)?zāi)Ｊ剿匦璧拿?，所以大部分檢驗(yàn)?zāi)Ｊ街?，Boot ROM50的訪問(wèn)速度可為高速，可縮短邏輯模擬的實(shí)施時(shí)間，結(jié)果，可完成邏輯質(zhì)量高的制品。
在使用實(shí)芯片的情況下，當(dāng)適用于內(nèi)部時(shí)鐘CK的Boot ROM50時(shí)，輸入外部定時(shí)信號(hào)ROMCLK的端子22a固定在H電平或L電平(即，連接電源或地之一)。在本應(yīng)用中，借助內(nèi)部發(fā)生的內(nèi)部時(shí)鐘CK讀出Boot ROM50，此時(shí)，外部的定時(shí)信號(hào)發(fā)生器是沒(méi)用的。
在使用特別的定時(shí)ROM時(shí)，向外部定時(shí)信號(hào)ROMCLK提供表示對(duì)應(yīng)于該ROM的定時(shí)頻率的重復(fù)信號(hào)。本應(yīng)用中，識(shí)別提供的外部定時(shí)信號(hào)ROMCLK，根據(jù)該信號(hào)讀出Boot ROM50。
相對(duì)于Boot ROM50的動(dòng)作時(shí)間，判定時(shí)間(計(jì)數(shù)器22f的到時(shí)間之前的時(shí)間)非常長(zhǎng)，另外，CPU11的動(dòng)作開(kāi)始落后設(shè)定得非常短，短到系統(tǒng)使用者未覺(jué)察的程度。一般為從數(shù)百微秒數(shù)毫秒左右，但即使該值為任何值都不會(huì)對(duì)本發(fā)明的有效性有任何影響。另外，在ROM控制器13或Boot ROM50自身的調(diào)試等用途中，周期比計(jì)數(shù)器22f規(guī)定的判定時(shí)間長(zhǎng)的信號(hào)是不必要的，在復(fù)位后僅變化輸入的邏輯值一次，之后，在CPU11動(dòng)作前，使用規(guī)定的頻率。在第一實(shí)施例中，在判定時(shí)間內(nèi)即使有一次信號(hào)變化時(shí)，則判定提供了有效的外部定時(shí)信號(hào)ROMCLK。
因此，在第一實(shí)施例中，通過(guò)提供給定時(shí)輸入端子22a的信號(hào)波形，可使用對(duì)應(yīng)于任意定時(shí)的Boot ROM50。另外，在使用與內(nèi)部時(shí)鐘CK一致的動(dòng)作定時(shí)的Boot ROM50時(shí)，通過(guò)將外部定時(shí)信號(hào)ROMCLK的邏輯值固定在定時(shí)輸入端子22a，可使用內(nèi)部時(shí)鐘CK。此時(shí)，可去除外部的定時(shí)信號(hào)發(fā)生器，降低系統(tǒng)成本。另外，因?yàn)樵谏鲜銮袚Q中使用定時(shí)輸入端子22a本身，所以如圖1所示電路，不需要切換用輸入端子112。
作為第一實(shí)施例的變形例，如圖6所示，也可在計(jì)算機(jī)系統(tǒng)10b的內(nèi)部設(shè)置復(fù)位計(jì)時(shí)器或監(jiān)示器復(fù)位23。另外，由復(fù)位計(jì)時(shí)器23發(fā)生系統(tǒng)復(fù)位SR，進(jìn)行系統(tǒng)復(fù)位。即使是存在圖2所示的復(fù)位端子70和圖6所示的復(fù)位計(jì)時(shí)器23兩者也無(wú)妨。
(第二實(shí)施例)說(shuō)明本發(fā)明第二實(shí)施例的計(jì)算機(jī)系統(tǒng)的定時(shí)信號(hào)切換電路22。圖7中表示具備圖2所示系統(tǒng)復(fù)位端子70的計(jì)算機(jī)系統(tǒng)10a和具備圖6所示復(fù)位計(jì)時(shí)器23的計(jì)算機(jī)系統(tǒng)10b中包含的定時(shí)信號(hào)切換電路22的詳細(xì)結(jié)構(gòu)。
向狀態(tài)機(jī)22c提供由外部經(jīng)端子22a和輸入緩沖器22b輸入的外部定時(shí)信號(hào)ROMCLK，在判定有無(wú)有效信號(hào)的同時(shí)，提供給信號(hào)切換用選擇器22d的輸入。分頻器22e將內(nèi)部時(shí)鐘CK分頻為適于ROM控制的頻率，提供給選擇器22d的其它輸入。
圖8表示第二實(shí)施例的狀態(tài)機(jī)22c的狀態(tài)遷移。
在提供系統(tǒng)復(fù)位SR后，狀態(tài)機(jī)22c遷移到初始狀態(tài)S0，檢查系統(tǒng)復(fù)位SR變?yōu)榉腔钚詴r(shí)刻的外部定時(shí)信號(hào)ROMCLK的邏輯值，若該值為1(或0)，則判定為使用外部定時(shí)信號(hào)ROMCLK的指示，將選擇器22d固定在來(lái)自外部的定時(shí)信號(hào)輸入(MuxSel＝Ext)。
相反，若系統(tǒng)復(fù)位釋放時(shí)刻的外部定時(shí)信號(hào)ROMCLK的邏輯值為0(或1)，則判定為使用內(nèi)部信號(hào)的指示，將選擇器22d固定在內(nèi)部發(fā)生的定時(shí)電路側(cè)(MuxSel＝Int)。
由此，在第二實(shí)施例的結(jié)構(gòu)中，使用外部定時(shí)信號(hào)ROMCLK或內(nèi)部時(shí)鐘CK哪一個(gè)的判定由于在系統(tǒng)復(fù)位SR的非活性化之后進(jìn)行，所以不必阻止CPU11讀出最初的命令，CPUReset信號(hào)與系統(tǒng)復(fù)位SR同時(shí)非活性化。
另外，在實(shí)施第二實(shí)施例的邏輯模擬的情況下，與第一實(shí)施例同樣進(jìn)行。在實(shí)芯片中，在使用內(nèi)部時(shí)鐘CK的情況下，將外部定時(shí)信號(hào)ROMCLK固定在0(或1)。在使用外部定時(shí)信號(hào)ROMCLK的情況下，與系統(tǒng)復(fù)位SR同步設(shè)計(jì)外部定時(shí)信號(hào)發(fā)生器，使系統(tǒng)復(fù)位SR非活性時(shí)的定時(shí)信號(hào)ROMCLK的值為1(或0)。
另外，通過(guò)CPUReset信號(hào)的非活性釋放CPU的復(fù)位后的動(dòng)作與上述第一實(shí)施例相同。
(第三實(shí)施例)如圖9所示，本發(fā)明第三實(shí)施例的計(jì)算機(jī)系統(tǒng)的定時(shí)信號(hào)切換電路22具備輸入外部定時(shí)信號(hào)ROMCLK的定時(shí)輸入端子22a和輸入緩沖器22b、將內(nèi)部時(shí)鐘CK分頻為適于ROM控制的頻率的分頻器22e、測(cè)量判定有無(wú)輸入的外部定時(shí)信號(hào)ROMCLK的有效信號(hào)所需測(cè)定時(shí)間的計(jì)數(shù)器22f、判定是否將外部定時(shí)信號(hào)ROMCLK和分頻后的內(nèi)部時(shí)鐘CK之一用作定時(shí)信號(hào)的狀態(tài)機(jī)22c、根據(jù)狀態(tài)機(jī)22c的判定來(lái)選擇外部定時(shí)信號(hào)ROMCLK和分頻后的內(nèi)部時(shí)鐘CK之一并輸出為ROM定時(shí)信號(hào)RT的選擇器22d。圖9中表示詳細(xì)結(jié)構(gòu)的定時(shí)信號(hào)切換電路22也可包含于具備圖2所示系統(tǒng)復(fù)位端子70的計(jì)算機(jī)系統(tǒng)10a和具備圖6所示狀態(tài)機(jī)23的計(jì)算機(jī)系統(tǒng)100之一。
狀態(tài)機(jī)22c具備輸入外部定時(shí)信號(hào)ROMCLK的第一寄存器221和第二寄存器222、輸入內(nèi)部時(shí)鐘CK和系統(tǒng)復(fù)位SR的第三寄存器223和第四寄存器224。另外，狀態(tài)機(jī)22c具備輸出第一寄存器221和第二寄存器222的輸出邏輯和的邏輯和門電路226、從第三寄存器223和第四寄存器224的輸出中檢測(cè)出系統(tǒng)復(fù)位SR變化的復(fù)合門電路228。并且，狀態(tài)機(jī)22c具備接收邏輯和門電路226的輸出和來(lái)自計(jì)數(shù)器22f的TimeUp信號(hào)的內(nèi)部選擇器227和存儲(chǔ)內(nèi)部選擇器227的選擇值的第五寄存器225。
下面說(shuō)明第三實(shí)施例中定時(shí)信號(hào)切換電路22的動(dòng)作。在第三實(shí)施例中，檢測(cè)外部定時(shí)信號(hào)ROMCLK的上升和下降，若存在任一邊沿，則使用外部定時(shí)信號(hào)ROMCLK，若在一定時(shí)間內(nèi)不存在邊沿，則使用內(nèi)部時(shí)鐘CK。
首先，第三寄存器223、第四寄存器224和復(fù)合門電路228檢測(cè)系統(tǒng)復(fù)位SR的變化后開(kāi)始判定。與內(nèi)部時(shí)鐘CK的上升周期同步地進(jìn)行第三寄存器223和第四寄存器224的系統(tǒng)復(fù)位SR的變化檢測(cè)。在開(kāi)始判定的時(shí)刻，內(nèi)部選擇器227選擇0，以將內(nèi)部時(shí)鐘CK用作ROM定時(shí)信號(hào)RT，在第五寄存器225中設(shè)定0，成為MuxSel＝Int(0)。與此同時(shí)，通過(guò)從復(fù)合門電路228輸出的信號(hào)，將第一寄存器221和第二寄存器222初始化為0，復(fù)位計(jì)數(shù)器22f。
當(dāng)通過(guò)復(fù)位結(jié)束初始化時(shí)，內(nèi)部選擇器227選擇來(lái)自第一寄存器221和第二寄存器222的邏輯和門電路226的輸出。
其中，當(dāng)外部定時(shí)信號(hào)ROMCLK從0變化為1時(shí)，即為上升沿，第一寄存器221的值變?yōu)?。相反，當(dāng)外部定時(shí)信號(hào)ROMCLK從1變化為0時(shí)，即為下降沿，第二寄存器222的值變?yōu)?。由此，當(dāng)?shù)谝患拇嫫?21和第二寄存器222任一檢測(cè)邊沿時(shí)，邏輯和門電路226的輸出變?yōu)?，由內(nèi)部選擇器227在第五寄存器225中設(shè)定1。
接著，計(jì)數(shù)器22f在從相當(dāng)于外部定時(shí)信號(hào)ROMCLK最低頻率的一周期的數(shù)微秒開(kāi)始經(jīng)過(guò)數(shù)毫秒命令的一定時(shí)間后的時(shí)刻向內(nèi)部選擇器227輸出TimeUp信號(hào)。接收TimeUp信號(hào)的內(nèi)部選擇器227選擇第五寄存器225的輸出，并判定有無(wú)外部定時(shí)信號(hào)ROMCLK的邊沿。在檢測(cè)期間內(nèi)，若有外部定時(shí)信號(hào)ROMCLK的邊沿，則MuxSel＝Ext(1)。選擇器22d選擇外部定時(shí)信號(hào)ROMCLK作為ROM定時(shí)信號(hào)RT。另一方面，若沒(méi)有外部定時(shí)信號(hào)ROMCLK的邊沿，則MuxSel＝Int(0)。選擇器22d選擇分頻內(nèi)部時(shí)鐘CK后的時(shí)鐘來(lái)作為ROM定時(shí)信號(hào)RT。
在第三實(shí)施例中，因?yàn)橥ㄟ^(guò)寄存器的CLK輸入來(lái)檢測(cè)外部定時(shí)信號(hào)ROMCLK的變化，所以，即使外部定時(shí)信號(hào)ROMCLK是比內(nèi)部時(shí)鐘的1/2快的頻率，也可檢測(cè)出邊沿。
對(duì)本領(lǐng)域技術(shù)人員而言，在接受本說(shuō)明書(shū)的示教后，不脫離本說(shuō)明書(shū)的范圍下可進(jìn)行不同變更。
權(quán)利要求
1.一種計(jì)算機(jī)系統(tǒng)，包括執(zhí)行命令的CPU；輸出內(nèi)部時(shí)鐘的內(nèi)部定時(shí)發(fā)生器；選擇器，接收從外部定時(shí)信號(hào)輸入端子輸入的外部定時(shí)信號(hào)和上述內(nèi)部時(shí)鐘，選擇上述外部定時(shí)信號(hào)和上述內(nèi)部時(shí)鐘之一，作為電源接通后對(duì)存儲(chǔ)上述命令中最初執(zhí)行命令的外部存儲(chǔ)裝置的讀出定時(shí)信號(hào)。
2.如權(quán)利要求1所述的計(jì)算機(jī)系統(tǒng)，其特征在于上述選擇器對(duì)應(yīng)于上述CPU復(fù)位時(shí)刻的上述外部定時(shí)信號(hào)值來(lái)選擇上述讀出定時(shí)信號(hào)。
3.如權(quán)利要求2所述的計(jì)算機(jī)系統(tǒng)，其特征在于進(jìn)一步包括分頻器，連接于上述內(nèi)部定時(shí)發(fā)生器上，分頻上述內(nèi)部時(shí)鐘，輸出給上述選擇器。
4.如權(quán)利要求1所述的計(jì)算機(jī)系統(tǒng)，其特征在于進(jìn)一步包括狀態(tài)機(jī)，輸入上述外部定時(shí)信號(hào)，判定上述外部定時(shí)信號(hào)值是否變化，其中，上述選擇器通過(guò)上述狀態(tài)機(jī)的判定來(lái)選擇上述讀出定時(shí)信號(hào)。
5.如權(quán)利要求4所述的計(jì)算機(jī)系統(tǒng)，其特征在于上述狀態(tài)機(jī)保持提供給上述CPU的CPU復(fù)位信號(hào)，直到上述選擇器確定信號(hào)的選擇為止。
6.如權(quán)利要求4所述的計(jì)算機(jī)系統(tǒng)，其特征在于進(jìn)一步包括計(jì)數(shù)器，測(cè)定上述外部定時(shí)信號(hào)的最低頻率一周期的時(shí)間，向上述狀態(tài)機(jī)輸出TimeUp信號(hào)。
7.如權(quán)利要求6所述的計(jì)算機(jī)系統(tǒng)，其特征在于上述內(nèi)部定時(shí)發(fā)生器連接在上述計(jì)數(shù)器上，將上述內(nèi)部時(shí)鐘用于測(cè)定時(shí)間。
8.如權(quán)利要求6所述的計(jì)算機(jī)系統(tǒng)，其特征在于進(jìn)一步包括基準(zhǔn)時(shí)間發(fā)生器，連接于上述計(jì)數(shù)器上，發(fā)生測(cè)定時(shí)間用的時(shí)鐘。
9.如權(quán)利要求4所述的計(jì)算機(jī)系統(tǒng)，其特征在于進(jìn)一步包括分頻器，連接于上述內(nèi)部定時(shí)發(fā)生器上，分頻上述內(nèi)部時(shí)鐘，輸出給上述選擇器。
10.如權(quán)利要求7所述的計(jì)算機(jī)系統(tǒng)，其特征在于進(jìn)一步包括分頻器，連接于上述內(nèi)部定時(shí)發(fā)生器上，分頻上述內(nèi)部時(shí)鐘，輸出給上述選擇器。
11.如權(quán)利要求8所述的計(jì)算機(jī)系統(tǒng)，其特征在于進(jìn)一步包括分頻器，連接于上述內(nèi)部定時(shí)發(fā)生器上，分頻上述內(nèi)部時(shí)鐘，輸出給上述選擇器。
12.如權(quán)利要求4所述的計(jì)算機(jī)系統(tǒng)，其特征在于上述外部定時(shí)信號(hào)是從連接在上述外部定時(shí)信號(hào)輸入端子上的外部定時(shí)信號(hào)發(fā)生器輸出的信號(hào)。
13.如權(quán)利要求4所述的計(jì)算機(jī)系統(tǒng)，其特征在于上述外部定時(shí)信號(hào)是上述外部定時(shí)信號(hào)輸入端子中設(shè)定的固定信號(hào)。
14.如權(quán)利要求4所述的計(jì)算機(jī)系統(tǒng)，其特征在于狀態(tài)機(jī)包括輸入上述外部定時(shí)信號(hào)的第一寄存器。15.如權(quán)利要求14所述的計(jì)算機(jī)系統(tǒng)，其特征在于狀態(tài)機(jī)進(jìn)一步包括反轉(zhuǎn)上述外部定時(shí)信號(hào)后輸入的第二寄存器。
16.如權(quán)利要求15所述的計(jì)算機(jī)系統(tǒng)，其特征在于狀態(tài)機(jī)進(jìn)一步包括求出上述第一和第二寄存器的輸出邏輯和的邏輯和門電路。
17.如權(quán)利要求16所述的計(jì)算機(jī)系統(tǒng)，其特征在于狀態(tài)機(jī)進(jìn)一步包括輸入上述內(nèi)部時(shí)鐘和系統(tǒng)復(fù)位信號(hào)的第三寄存器。
18.如權(quán)利要求17所述的計(jì)算機(jī)系統(tǒng)，其特征在于狀態(tài)機(jī)進(jìn)一步包括輸入上述內(nèi)部時(shí)鐘和上述系統(tǒng)復(fù)位信號(hào)的第四寄存器。
19.如權(quán)利要求18所述的計(jì)算機(jī)系統(tǒng)，其特征在于狀態(tài)機(jī)進(jìn)一步包括從上述第三和第四寄存器的輸出中檢測(cè)上述系統(tǒng)復(fù)位信號(hào)變化的復(fù)合門電路。
20.如權(quán)利要求19所述的計(jì)算機(jī)系統(tǒng)，其特征在于狀態(tài)機(jī)進(jìn)一步包括選擇上述邏輯和門電路的輸出和指定上述內(nèi)部時(shí)鐘的固定值之一的內(nèi)部選擇器。
21.如權(quán)利要求20所述的計(jì)算機(jī)系統(tǒng)，其特征在于狀態(tài)機(jī)進(jìn)一步包括存儲(chǔ)上述內(nèi)部選擇器的輸出的第五寄存器。
全文摘要
一種計(jì)算機(jī)系統(tǒng)，包括執(zhí)行命令的CPU；輸出內(nèi)部時(shí)鐘的內(nèi)部定時(shí)發(fā)生器；選擇器，接收從外部定時(shí)信號(hào)輸入端子輸入的外部定時(shí)信號(hào)和上述內(nèi)部時(shí)鐘，選擇上述外部定時(shí)信號(hào)和上述內(nèi)部時(shí)鐘之一，作為電源接通后對(duì)存儲(chǔ)上述命令中最初執(zhí)行命令的外部存儲(chǔ)裝置的讀出定時(shí)信號(hào)。
文檔編號(hào)G06F1/06GK1420407SQ0214728
公開(kāi)日2003年5月28日 申請(qǐng)日期2002年9月27日 優(yōu)先權(quán)日2001年9月27日
發(fā)明者巖佐繁明 申請(qǐng)人:株式會(huì)社東芝