電壓調節(jié)器的制造方法
【專利摘要】本發(fā)明提供電壓調節(jié)器，其在輸出電壓中產(chǎn)生了下沖之后，能夠快速地將輸出電壓控制成規(guī)定的電壓。該電壓調節(jié)器具有：下沖檢測電路，其對以電壓調節(jié)器的輸出電壓為基礎的電壓進行檢測，輸出與輸出電壓的下沖量對應的電流；以及I-V轉換電路，其根據(jù)由誤差放大器的輸出控制的電流和從下沖檢測電路流出的電流，對流過輸出晶體管的電流進行控制。
【專利說明】電壓調節(jié)器【技術領域】
[0001 ] 本發(fā)明涉及電壓調節(jié)器的下沖改善。
【背景技術】
[0002]圖3示出以往的電壓調節(jié)器的電路圖。以往的電壓調節(jié)器由誤差放大器110、PM0S晶體管 120、201、204、NMOS 晶體管 202、203、205、電阻 231、232、233、234、比較器 210、反相器211、偏置電壓生成電路212、電源端子100、接地端子101、基準電壓端子102以及輸出端子103構成。
[0003]通過誤差放大器110對PMOS晶體管120的柵極進行控制，從輸出端子103輸出輸出電壓Vout。輸出電壓Vout是對用基準電壓端子102的電壓除以電阻231和電阻232的合計電阻值之后的值乘以電阻232的電阻值而得到的值。當產(chǎn)生下沖時，比較器210對在分壓電壓Vfb上加上偏置電壓生成電路212的電壓Vo后的電壓與基準電壓VREF進行比較，當在分壓電壓Vfb上加上偏置電壓Vo后的電壓比基準電壓Vref低時，輸出高電平。并且，使NMOS晶體管203導通。當輸出電流1UT小于過電流IL時NMOS晶體管202導通，下拉PMOS晶體管120的柵極電壓而以輸出電壓Vout變高的方式進行控制。由此，下沖得到了改善，電壓調節(jié)器的下沖特性變得良好。(例如，參照專利文獻I)。
[0004]專利文獻1:日本特開2010-152451號公報
[0005]然而，在以往的電壓調節(jié)器中存在如下問題:從下沖產(chǎn)生且使PMOS晶體管120全導通的狀態(tài)到控制成輸出規(guī) 定的輸出電壓Vout為止耗費時間。另外，還存在如下問題:在從下沖產(chǎn)生且使PMOS晶體管全導通的狀態(tài)到控制成規(guī)定的輸出電壓Vout的期間，輸出電流過量，從而輸出電壓Vout上升。

【發(fā)明內容】

[0006]本發(fā)明是鑒于上述問題而完成的，提供如下的電壓調節(jié)器:其能夠防止在輸出電壓Vout中產(chǎn)生了下沖后對輸出電壓Vout的控制比較耗費時間的情況，并且防止由于輸出電流過量而導致輸出電壓Vout上升的情況。
[0007]為了解決以往的問題，本發(fā)明的電壓調節(jié)器如下構成。
[0008]一種電壓調節(jié)器，其具有誤差放大器和輸出晶體管，該電壓調節(jié)器的特征在于，具有下沖檢測電路，該下沖檢測電路對以電壓調節(jié)器的輸出電壓為基礎的電壓進行檢測，輸出與輸出電壓的下沖量對應的電流，該電壓調節(jié)器根據(jù)該電流使流過輸出晶體管的電流增加。
[0009]根據(jù)本發(fā)明的電壓調節(jié)器，在輸出電壓中產(chǎn)生了下沖之后，能夠快速地將輸出電壓控制成規(guī)定的電壓。
【專利附圖】

【附圖說明】
[0010]圖1是本實施方式的電壓調節(jié)器的框圖。[0011]圖2是本實施方式的電壓調節(jié)器的電路圖。
[0012]圖3是以往的電壓調節(jié)器的電路圖。
[0013]圖4是示出本實施方式的電壓調節(jié)器的另一例子的電路圖。
[0014]標號說明
[0015]100 電源端子
[0016]101接地端子
[0017]102基準電壓端子
[0018]103輸出端子
[0019]110誤差放大器
[0020]130下沖檢測電路
[0021]135 1-V轉換電路
【具體實施方式】
[0022]下面，參照附圖對本實施方式進行說明。 [0023]【實施例】
[0024]圖1是本實施方式的電壓調節(jié)器的框圖。本實施方式的電壓調節(jié)器由誤差放大器110、PMOS晶體管120、電阻131、132、133、下沖檢測電路130、1-V轉換電路135、電源端子100、接地端子101、基準電壓端子102以及輸出端子103構成。PMOS晶體管120作為輸出晶體管而工作。圖2是本實施方式的電壓調節(jié)器的電路圖。下沖檢測電路130由NMOS晶體管113、114構成。1-V轉換電路135由PMOS晶體管111和NMOS晶體管112構成。
[0025]接著，對本實施方式的電壓調節(jié)器的連接進行說明。關于誤差放大器110，其同相輸入端子與基準電壓端子102連接，反向輸入端子連接在電阻131與電阻132的連接點處，該誤差放大器110的輸出端子與NMOS晶體管112的柵極連接。電阻131的另一方端子與輸出端子103和PMOS晶體管120的漏極連接。關于NMOS晶體管112，其漏極與PMOS晶體管111的柵極和漏極連接，源極與接地端子101連接。PMOS晶體管111的源極與電源端子100連接。關于PMOS晶體管120，其柵極與PMOS晶體管111的柵極連接，源極與電源端子100連接。關于NMOS晶體管113，其柵極與基準電壓端子102連接，漏極與PMOS晶體管111的柵極連接，源極與PMOS晶體管114的源極連接，背柵與接地端子101連接。關于PMOS晶體管114，其柵極連接在電阻132與電阻133的連接點處，漏極與接地端子101連接。電阻133的另一個端子與接地端子101連接。
[0026]對動作進行說明。基準電壓端子102與基準電壓電路連接并被輸入基準電壓Vref。電阻131與電阻132、133對作為輸出端子103的電壓的輸出電壓Vout進行分壓，輸出分壓電壓Vfb。誤差放大器110對基準電壓Vref與分壓電壓Vfb進行比較，并對NMOS晶體管112的柵極電壓進行控制，以使輸出電壓Vout恒定。當輸出電壓Vout比目標值高時，分壓電壓Vfb比基準電壓Vref高，誤差放大器110的輸出信號(NM0S晶體管112的柵極電壓)降低。并且，使流過NMOS晶體管112的電流減少。PMOS晶體管111與PMOS晶體管120構成電流鏡電路，當流過NMOS晶體管112的電流減少時流過PMOS晶體管120的電流也減少。由于輸出電壓Vout是由流過PMOS晶體管120的電流與電阻131、132、133的積來設定的，因此當流過PMOS晶體管120的電流減少時輸出電壓Vout降低。[0027]當輸出電壓Vout比目標值低時，分壓電壓Vfb比基準電壓Vref低，誤差放大器110的輸出信號(NM0S晶體管112的柵極電壓)變高。并且，使流過NMOS晶體管112的電流增加，使流過PMOS晶體管120的電流也增加。由于輸出電壓Vout是由流過PMOS晶體管120的電流與電阻131、132、133的積來設定的，因此當流過PMOS晶體管120的電流增加時輸出電壓Vout變高。由此,輸出電壓Vout被控制為恒定。
[0028]通過這種動作，1-V轉換電路135根據(jù)由誤差放大器110的輸出控制的電流而對流過輸出晶體管120的電流進行控制。
[0029]考慮在輸出端子103上出現(xiàn)下沖，輸出電壓Vout瞬態(tài)地變小的情況。將利用電阻131、132與電阻133對輸出電壓Vout進行分壓后的電壓設為Vu。當輸出電壓Vout瞬態(tài)地減小時，電壓Vu也減小，使PMOS晶體管114導通并流過電流。當設NMOS晶體管113的閾值為Vtn,PMOS晶體管114的閾值為Vtp時，能夠在Vref- (Vtn+1 Vtp | Vu時使PMOS晶體管114導通。PMOS晶體管111使電流流過NMOS晶體管112。另外，由于誤差放大器110的輸出不變，因此當PMOS晶體管114導通時，PMOS晶體管111還需要使電流流過PMOS晶體管114，流過PMOS晶體管111的電流增加。由于流過PMOS晶體管111的電流增加，因此流過PMOS晶體管120的電流也增加。這樣，輸出電壓Vout被控制為不再下降，能夠阻止輸出電壓Vout的下沖的下降。
[0030]下沖產(chǎn)生后，當控制輸出電壓Vout使其增高時，流過PMOS晶體管114的電流逐漸減少，PMOS晶體管111的電流也逐漸減少。并且，PMOS晶體管111的電流回到平常的電流值，輸出電壓Vout被控制為恒定。在該控制期間，PMOS晶體管120以不全導通而繼續(xù)控制輸出電壓Vout的方式工作。因此，輸出電壓Vout不會因輸出電流過量而上升，即使在剛消除下沖之后也能夠穩(wěn)定地進行控制。
[0031]通過這種動作，1-V轉換電路135根據(jù)來自下沖檢測電路130的電流而對流過輸出晶體管120的電流進行控制。
[0032]圖4是示出本實施方式的電壓調節(jié)器的另一例子的電路圖。1-V轉換電路135具有與圖2的電路的不同的結構。即，在1-V轉換電路135中增加了作為共源共柵晶體管的PMOS晶體管402。
[0033]關于PMOS晶體管402，其源極與PMOS晶體管111的漏極和NMOS晶體管113的漏極連接，漏極與PMOS晶體管111的柵極、PMOS晶體管120的柵極以及NMOS晶體管112的漏極連接。
[0034]輸入到PMOS晶體管402的柵極的共源共柵電壓Vcas被設定為如下的電壓:該電壓使得PMOS晶體管111的漏極電壓成為能夠讓PMOS晶體管111以飽和方式工作的盡可能高的電壓。通過該結構，能夠使得NMOS晶體管113的漏極電壓比圖2的電路提高與PMOS晶體管111的閾值的絕對值相應的量。因此，能夠使得下沖檢測電路130可工作的電源電壓降低與PMOS晶體管111的閾值的絕對值相應的量。
[0035]如以上說明，圖4的電壓調節(jié)器具有能夠在比圖2的電路低的電源電壓下工作的效果。
[0036]另外，雖然作為下沖檢測電路130的結構使用圖2進行了說明，但不限定于該結構，只要是對下沖進行檢測并根據(jù)與下沖量對應的電流使流過輸出晶體管120的電流增加的結構，則可以是任何結構。[0037]如以上說明，本實施方式的電壓調節(jié)器能夠阻止在輸出電壓Vout中產(chǎn)生的下沖的下降，能夠在阻止了下沖的下降之后不使輸出電壓Vout過度上升而穩(wěn)定地進行控制。
【權利要求】
1.一種電壓調節(jié)器，其具有誤差放大器和輸出晶體管，該電壓調節(jié)器的特征在于， 該電壓調節(jié)器具有下沖檢測電路，該下沖檢測電路對以所述電壓調節(jié)器的輸出電壓為基礎的電壓進行檢測，輸出與所述輸出電壓的下沖量對應的電流， 所述電壓調節(jié)器根據(jù)所述電流使流過所述輸出晶體管的電流增加。
2.根據(jù)權利要求1所述的電壓調節(jié)器，其特征在于， 所述電壓調節(jié)器具有ι-v轉換電路，該1-V轉換電路根據(jù)由所述誤差放大器的輸出控制的電流和從所述下沖檢測電路流出的電流對流過所述輸出晶體管的電流進行控制。
3.根據(jù)權利要求2所述的電壓調節(jié)器，其特征在于， 所述1-V轉換電路具有第I晶體管，該第I晶體管由所述誤差放大器的輸出進行控制，所述1-V轉換電路根據(jù)流過所述第I晶體管的電流對流過所述輸出晶體管的電流進行控制。
4.根據(jù)權利要求3所述的電壓調節(jié)器，其特征在于， 所述1-V轉換電路具有第2晶體管，該第2晶體管與所述第I晶體管連接，使得以流過所述第I晶體管的電流或從所述下沖檢測電路流出的電流為基礎的電流流過所述輸出晶體管。
5.根據(jù)權利要求3所述的電壓調節(jié)器，其特征在于， 所述第I晶體管的柵極與所述誤差放大器的輸出連接，所述第I晶體管的漏極與所述輸出晶體管的柵極連接。
6.根據(jù)權利要求4所述的電壓調節(jié)器，其特征在于， 所述第2晶體管的柵極和漏極與所述輸出晶體管的柵極和所述第I晶體管的漏極連接。
7.根據(jù)權利要求2至6中的任意一項所述的電壓調節(jié)器，其特征在于， 所述下沖檢測電路具有: 第3晶體管，其柵極被施加以輸出電壓為基礎的電壓；以及 第4晶體管，其柵極與所述誤差放大器的同相輸入端子連接，源極與所述第3晶體管的源極連接，漏極與所述ι-v轉換電路連接。
8.根據(jù)權利要求4所述的電壓調節(jié)器，其特征在于， 所述1-V轉換電路在所述第I晶體管與所述第2晶體管之間具有共源共柵晶體管。
【文檔編號】G05F1/56GK104035468SQ201410079006
【公開日】2014年9月10日 申請日期:2014年3月5日 優(yōu)先權日:2013年3月6日
【發(fā)明者】宇都宮文靖 申請人:精工電子有限公司