一種基于dsp＋fpga框架的實時目標跟蹤系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明應(yīng)用于武器中的目標跟蹤領(lǐng)域，具體地是一種基于DSP + FPGA框架的實時目標跟蹤系統(tǒng)。
【背景技術(shù)】
[0002]隨著我國武器研制水平的不斷提高，高速度、高機動能力的武器裝備越來越多，這就要求對于有目標跟蹤功能的型號武器有能夠?qū)焖龠\動的戰(zhàn)場目標能夠穩(wěn)定跟蹤，同時對于目標與型號武器的相對運動較大導(dǎo)致的目標尺度變化大、速度快等情況都有很好的魯棒性，這些都要求目標跟蹤系統(tǒng)有更高的處理速度以及更復(fù)雜穩(wěn)定的跟蹤算法。
[0003]對于工程應(yīng)用中的目標跟蹤算法受到嵌入式系統(tǒng)的限制，對于浮點運算較多、計算量較大的如SIFT特征點匹配、基于主成分分析(PCA)的目標跟蹤、基于snake模型的目標跟蹤等都很難在嵌入式系統(tǒng)上實現(xiàn)實時處理，現(xiàn)有的工程應(yīng)用成熟的重心跟蹤和相關(guān)跟蹤對于復(fù)雜情況存在著跟蹤丟失題。

【發(fā)明內(nèi)容】

[0004]本發(fā)明就是針對上述問題，彌補現(xiàn)有技術(shù)的不足，提供一種基于DSP + FPGA框架的實時目標跟蹤系統(tǒng)，本發(fā)明能夠?qū)τ谀繕说目焖龠\動、尺度變化以及一定程度的模糊均有很好的跟蹤結(jié)果，滿足實際工程的實時性和穩(wěn)定性要求。
[0005]為實現(xiàn)本發(fā)明的上述目的，本發(fā)明采用如下技術(shù)方案。
[0006]一種基于DSP + FPGA框架的實時目標跟蹤系統(tǒng)，其中包括DSP控制芯片和FPGA控制芯片；其結(jié)構(gòu)要點是=FPGA控制芯片外部設(shè)置與其連接的模塊和電路有復(fù)位電路、串口芯片、解碼器芯片、編碼器芯片、SDRAM，其中解碼器芯片與外部相機模塊相連，編碼器芯片輸出給顯示系統(tǒng)，DSP控制芯片外部設(shè)置FLASH閃存芯片。
[0007]作為本發(fā)明的一種優(yōu)選方案，所述DSP控制芯片采用TMS320C6455，其主頻為
1.2GHz, TMS320C6455建立在增強型C64X + DSP內(nèi)核基礎(chǔ)之上，該內(nèi)核添加了專用新指令與基于TI當前高級C64XDSP架構(gòu)的代碼。
[0008]作為本發(fā)明的另一種優(yōu)選方案，所述FPGA控制芯片采用ALTERA公司的高端StratixII系列芯片，型號為EP2S系列EP2S60 — F1020C5,該芯片具有邏輯單元60440個，RAM 總數(shù)為 318024kbit，DSPblocks36 個，18bitX18bit 乘法器 144 個，PLL12 個，最大使用1數(shù)718個。
[0009]作為本發(fā)明的又一種優(yōu)選方案，所述相機模塊機接入視頻解碼芯片將CameraLink格式的數(shù)據(jù)信號轉(zhuǎn)換成TTL信號，接入FPGA，F(xiàn)PGA將實時采集的圖像數(shù)據(jù)存入SDRAM經(jīng)過FPGA預(yù)處理將采集到的圖像存入SDRAM。
[0010]本發(fā)明的有益效果是。
[0011]本發(fā)明一種基于DSP + FPGA框架的實時目標跟蹤系統(tǒng)針對均值漂移算法不適用于快速運動目標等限制情況使用多級金字塔進行了改進，采用背景加權(quán)的核直方圖建立目標模板從而減小跟蹤框中背景對于跟蹤的影響，并將整個算法進行了優(yōu)化以在嵌入式系統(tǒng)上實時實現(xiàn)；本發(fā)明實時目標跟蹤系統(tǒng)對于目標的快速運動、尺度變化以及一定程度的模糊均有很好的跟蹤結(jié)果，能夠滿足實際工程的實時性和穩(wěn)定性要求。
【附圖說明】
[0012]圖1是本發(fā)明一種基于DSP + FPGA框架的實時目標跟蹤系統(tǒng)原理框圖。
【具體實施方式】
[0013]如圖1所7K,為本發(fā)明一種基于DSP + FPGA框架的實時目標跟蹤系統(tǒng)原理框圖。圖中包括DSP控制芯片和FPGA片；FPGA控制芯片外部設(shè)置與其連接的模塊和電路有復(fù)位電路、串口芯片、解碼器芯片、編碼器芯片、SDRAM，其中解碼器芯片與外部相機模塊相連，編碼器芯片輸出給顯示系統(tǒng)，DSP控制芯片外部設(shè)置FLASH閃存芯片。
[0014]本發(fā)明所述DSP控制芯片采用TMS320C6455，其主頻為1.2GHz, TMS320C6455建立在增強型C64X + DSP內(nèi)核基礎(chǔ)之上，該內(nèi)核添加了專用新指令與基于TI當前高級C64XDSP架構(gòu)的代碼。所述FPGA控制芯片采用ALTERA公司的高端StratixII系列芯片，型號為EP2S系列EP2S60 — F1020C5,該芯片具有邏輯單元60440個，RAM總數(shù)為318024kbit，DSPblocks36個，18bitX18bit乘法器144個，PLL12個，最大使用1數(shù)718個。所述相機模塊機接入視頻解碼芯片將Camera Link格式的數(shù)據(jù)信號轉(zhuǎn)換成TTL信號，接入FPGA，F(xiàn)PGA將實時采集的圖像數(shù)據(jù)存入SDRAM中；經(jīng)過FPGA進行圖像預(yù)處理將采集到的圖像存入 SDRAM。
【主權(quán)項】
1.一種基于DSP + FPGA框架的實時目標跟蹤系統(tǒng)，其中包括DSP控制芯片和FPGA控制芯片；其特征在于=FPGA控制芯片外部設(shè)置與其連接的模塊和電路有復(fù)位電路、串口芯片、解碼器芯片、編碼器芯DSP控制芯片外部設(shè)置FLASH閃存芯片。2.根據(jù)權(quán)利要求1所述的一種基于DSP+ FPGA框架的實時目標跟蹤系統(tǒng)，其特征在于:所述DSP控制芯片采用TMS320C6455，其內(nèi)核添加了專用新指令與基于TI當前高級C64XDSP架構(gòu)的代碼。3.根據(jù)權(quán)利要求1所述的一種基于DSP+ FPGA框架的實時目標跟蹤系統(tǒng)，其特征在于:所述FPGA控制芯片采用ALTERA公司的高端StratixII系列芯片，型號為EP2S系列EP2S60 - F1020C5，該芯片具有邏輯單元60440個。4.根據(jù)權(quán)利要求1所述的一種基于DSP+ FPGA框架的實時目標跟蹤系統(tǒng)，其特征在于:所述相機模塊機接入視頻解碼芯片將CameraLink格式的數(shù)據(jù)信號轉(zhuǎn)換成TTL信號，接入FPGA，F(xiàn)PGA將實時采集的圖像數(shù)據(jù)存入SDRAM中；經(jīng)過FPGA進行圖像預(yù)處理將采集到的圖像存入SDRAM。
【專利摘要】一種基于DSP＋FPGA框架的實時目標跟蹤系統(tǒng)。本發(fā)明能夠?qū)τ谀繕说目焖龠\動、尺度變化以及一定程度的模糊均有很好的跟蹤結(jié)果，滿足實際工程的實時性和穩(wěn)定性要求。其中包括DSP控制芯片和FPGA控制芯片；其結(jié)構(gòu)要點是：FPGA控制芯片外部設(shè)置與其連接的模塊和電路有復(fù)位電路、串口芯片、解碼器芯片、編碼器芯片、SDRAM，其中解碼器芯片與外部相機模塊相連，編碼器芯片輸出給顯示系統(tǒng)，DSP控制芯片外部設(shè)置FLASH閃存芯片。
【IPC分類】H04N5/14, H04N7/18
【公開號】CN105516645
【申請?zhí)枴緾N201410489350
【發(fā)明人】何志杰, 田江松
【申請人】何志杰
【公開日】2016年4月20日
【申請日】2014年9月24日