專利名稱：一種動態(tài)調(diào)整多通道大范圍時鐘傳輸延遲的系統(tǒng)和方法
技術領域：
本發(fā)明涉及多通道的數(shù)據(jù)采集、讀出的技術領域，具體涉及ー種動態(tài)調(diào)整多通道大范圍時鐘傳輸延遲的系統(tǒng)和方法，它是ー種有效保證多通道大范圍數(shù)據(jù)采集、讀出嚴格同步的系統(tǒng)和方法。
背景技術：
數(shù)據(jù)采集、讀出在通信行業(yè)、儀器儀表行業(yè)以及高能物理實驗領域等各個與電子相關的行業(yè)和領域中都有廣泛的應用。而在多通道大范圍數(shù)據(jù)采集、讀出應用中，時鐘同步技術有著至關重要的作用。時鐘同步的精度直接決定了測試測量系統(tǒng)的精度。對于測試測量系統(tǒng)中需要進行精確的時間測量，高精度的同步時鐘尤其重要。而對于多通道大范圍的系統(tǒng)而言，高精度的同步時鐘分布又是ー個難點。
目前，國內(nèi)外有許多成熟的時鐘分布技木。但是能夠為多通道大范圍系統(tǒng)提供達到小于百皮秒的時鐘抖動和時鐘歪斜的時鐘同步技術中，其他技術方案的成本與復雜度都遠高于本發(fā)明。同時，本發(fā)明在時鐘傳輸延時的動態(tài)調(diào)整過程中不影響數(shù)據(jù)的采集與傳輸。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種動態(tài)調(diào)整多通道大范圍時鐘傳輸延遲的系統(tǒng)和方法，為多通道大范圍的數(shù)據(jù)采集、讀出系統(tǒng)提供高精度的同步時鐘的系統(tǒng)和方法。本發(fā)明為了達到上述的目的采用的技術方案為—種動態(tài)調(diào)整多通道大范圍時鐘傳輸延遲的系統(tǒng),該系統(tǒng)包括時鐘發(fā)送端和時鐘接收端，其中所述的時鐘發(fā)送端，用于向所述的時鐘接收端發(fā)送系統(tǒng)時鐘，測量所述的時鐘發(fā)送端和所述的時鐘接收端的時鐘傳輸延遲，將測量結果發(fā)送至所述的時鐘接收端；所述的時鐘接收端，用于接收來自所述的時鐘發(fā)送端的系統(tǒng)時鐘，接收來自所述的時鐘發(fā)送端的時鐘傳輸延遲的測量結果，并根據(jù)該結果動態(tài)調(diào)整所述的時鐘發(fā)送端和時鐘接收端兩部分間的時鐘傳輸延遲。一種動態(tài)調(diào)整多通道大范圍時鐘傳輸延遲的方法，該方法的步驟是步驟(I)、建立時鐘發(fā)送端和時鐘接收端之間的時鐘與數(shù)據(jù)連接；步驟(2)、利用IEEE1588協(xié)議進行一次粗延時測量，得到各個通道的粗時鐘傳輸延遲;步驟(3)、利用數(shù)字雙混頻時差法放大發(fā)送時鐘與返回時鐘之間的相位差；步驟(4)、利使用高精度的時間數(shù)字轉換器測量Λ CDq，從而得到細時鐘傳輸延遲；步驟(5)、時鐘接收端獲得粗傳輸延遲和細傳輸延遲測量結果后，根據(jù)該結果在FPGA中由數(shù)字時鐘管理模塊實時動態(tài)調(diào)整返回時鐘的時鐘相位，將該時鐘作為系統(tǒng)時鐘進行各種數(shù)據(jù)采集和測量；
步驟(6)、對所有通道進行步驟(1)-(5)后，各通道時鐘相位都動態(tài)地與發(fā)送時鐘對齊。本發(fā)明和現(xiàn)有技術相比的優(yōu)點為
I、本發(fā)明精度高本發(fā)明為前端提供時鐘的時鐘抖動小于100皮秒和時鐘歪斜小于100皮秒；2、本發(fā)明結構簡單本發(fā)明利用FPGA實現(xiàn)了 IEEE1588協(xié)議、數(shù)字雙混頻時差法、時間數(shù)字轉換器和時鐘動態(tài)移動相位，大大提高集成度；3、本發(fā)明設計改進簡單本發(fā)明只需要將FPGA邏輯更新，即可改進設計，而不需要重新設計電路板；4、本發(fā)明調(diào)整不影響測量連續(xù)性本發(fā)明在時鐘傳輸延時的動態(tài)調(diào)整過程中不影響數(shù)據(jù)的采集與傳輸；5、本發(fā)明動態(tài)調(diào)整范圍大本發(fā)明可以動態(tài)調(diào)整數(shù)公里尺度上調(diào)整傳輸延遲。


圖I為本發(fā)明的模塊結構框圖；圖2為本發(fā)明中IEEE1588原理圖；圖3為本發(fā)明中數(shù)字雙混頻時差法結構圖；圖4為本發(fā)明中數(shù)字雙混頻時差法原理圖；圖5為本發(fā)明中DCM內(nèi)部結構圖。
具體實施例方式下面結合附圖及本發(fā)明的具體實施方式
具體說明本發(fā)明。動態(tài)調(diào)整多通道大范圍時鐘傳輸延遲工作過程如下第一歩建立時鐘發(fā)送端和時鐘接收端之間的時鐘與數(shù)據(jù)連接。圖I為本發(fā)明的模塊結構框圖。將發(fā)送時鐘TCLK由時鐘發(fā)送端發(fā)送至時鐘接收端后，確認恢復時鐘RCLK與發(fā)送時鐘TCLK是同源時鐘。再將恢復時鐘RCLK送入時鐘接收端的FPGA內(nèi)部的DCM模塊，輸出返回時鐘BCLK。將返回時鐘BCLK發(fā)送回時鐘發(fā)送端，確認返回時鐘BCLK與發(fā)送時鐘TCLK是同源時鐘，同時確認時鐘FEE_CLK與發(fā)送時鐘TCLK是同源時鐘。由時鐘發(fā)送端發(fā)送特定數(shù)據(jù)，在時鐘接收端比對該數(shù)據(jù)，確認數(shù)據(jù)連接正常。第二步利用IEEE1588測量時鐘發(fā)送端和時鐘接收端之間的粗傳輸延遲Delay_
しOarse0根據(jù)IEEE1588原理，見圖2所示，由時鐘發(fā)送端發(fā)送Sync信號給時鐘接收端，時鐘接收端收到該信號后發(fā)送Delay_Req信號，根據(jù)公式1、2和3，即可得到粗傳輸延遲Delay—Coarse0Ttclkl-Offset+Delay_Coarse = Trclkl公式 ITtclk2-Offset-Delay_Coarse = Trclk2公式 2Delay_Coarse = V2[Ttclkl-Ttclk2+Trclkl-Trclk2] 公式 3其中Ttelkl和Ttelk2在時鐘發(fā)送端利用高精度的時間數(shù)字轉換器測量；TMlkl和TMlk2在時鐘接收端利用高精度的時間數(shù)字轉換器測量；Delay_C0arSe為粗傳輸延遲；0ffset為時鐘發(fā)送端時間數(shù)字轉換器起點Ttdktl與時鐘接收端的時間數(shù)字轉換器起點Tm1ki之間的偏差。鑒于上述FPGA TDC分辨率以及IEEE1588本身的局限，利用IEEE1588測量得到Delay的分辨率在納秒量級。第三歩利用數(shù)字雙混頻時差法放大發(fā)送時鐘與返回時鐘之間的相位差。數(shù)字雙混頻時差法的結構如圖3所示，其原理如圖4所示。將發(fā)送時鐘TCLK和返回時鐘BCLK分別送入兩個D觸發(fā)器的數(shù)據(jù)輸入端，將時鐘CLK_FX送入兩個D觸發(fā)器的時鐘輸入端，當時鐘CLK_FX的周期Tfx滿足公式4時，兩個D觸發(fā)器輸出的周期Tq滿足公式5。發(fā)送時鐘TCLK和返回時鐘BCLK之間的相位 差Λ Φα 與時鐘信號Ql和Q2之間的相位差滿足公式6和公式7。Tfx = TXΝ/Μ(Μ > N)公式 4
Tq = TXN/(M-N) 公式 5A = N/ (M-N)公式 6Δ Φ0 = AX Δ Oclk公式 7Delay_Fine = V2A C>clk 公式 8其中T為發(fā)送時鐘TCLK和返回時鐘BCLK的周期；TFX為CLK_FX的周期；TQ為Ql和Q2的周期汸是放大系數(shù)；Λ Φα 為發(fā)送時鐘TCLK和返回時鐘BCLK的相位差，S卩Λ Φα =ΦTCLK-φΒακ ; Λ ΦΘ 為 Ql 和 Q2 的相位差，即 Λ ΦΘ = ΦΘ1-ΦΘ20第四步使用高精度的時間數(shù)字轉換器測量相位差Λ ，然后根據(jù)公式6-8，即時鐘發(fā)送端和時鐘接收端之間的細傳輸延遲Delay_Fine。通過數(shù)字雙混頻時差法測和上述的高精度時間數(shù)字轉換器測量得到的細傳輸延遲Delay_Fine的分辨率可以達到皮秒量級。第五步將粗傳輸延遲Delay_Coarse和細傳輸延遲Delay_Fine測量結果由時鐘發(fā)送端傳送到時鐘接收端后，時鐘接收端根據(jù)該結果在Xilinx Virtex-4系列FPGA中由數(shù)字時鐘管理(Digital Clock Manager, DCM)模塊調(diào)整BCLK和FEE_CLK的時鐘相位。反復迭代測量，調(diào)整，再測量，再調(diào)整，最后使得粗傳輸延遲Delay_C0arSe和細傳輸延遲Delay_Fine動態(tài)地保持在ー個預設值。其中DCM調(diào)整時鐘相位的原理見圖5所示。在DCM中，每個抽頭可以將時鐘信號精確的延遲40皮秒。輸入抽頭選擇可以選擇時鐘經(jīng)過的抽頭的數(shù)量，從而定量地精確地使時鐘信號延遲。第六歩對所有通道進行第一、ニ、三、四和五步后，使得所有通道的粗傳輸延遲Delay_Coarse和細傳輸延遲Delay_Fine都到達ー個預設值,換句話說就是使得所有通道的時鐘相位都動態(tài)地與發(fā)送時鐘TCLK對齊，實驗結果表明各通道間時鐘接收端的時鐘歪斜小于100皮秒。本發(fā)明未詳細闡述的部分屬于本領域公知技木。
權利要求
1.一種動態(tài)調(diào)整多通道大范圍時鐘傳輸延遲的系統(tǒng)，其特征在于該系統(tǒng)包括時鐘發(fā)送端和時鐘接收端,其中 所述的時鐘發(fā)送端，用于向所述的時鐘接收端發(fā)送系統(tǒng)時鐘，測量所述的時鐘發(fā)送端和所述的時鐘接收端的時鐘傳輸延遲，將測量結果發(fā)送至所述的時鐘接收端； 所述的時鐘接收端，用于接收來自所述的時鐘發(fā)送端的系統(tǒng)時鐘，接收來自所述的時鐘發(fā)送端的時鐘傳輸延遲的測量結果，并根據(jù)該結果動態(tài)調(diào)整所述的時鐘發(fā)送端和時鐘接收端兩部分間的時鐘傳輸延遲。
2.一種動態(tài)調(diào)整多通道大范圍時鐘傳輸延遲的方法，其特征在于該方法的步驟是 步驟(I)、建立時鐘發(fā)送端和時鐘接收端之間的時鐘與數(shù)據(jù)連接； 步驟(2)、利用IEEE1588協(xié)議進行一次粗延時測量，得到各個通道的粗時鐘傳輸延遲；步驟(3)、利用數(shù)字雙混頻時差法放大發(fā)送時鐘(TCLK)與返回時鐘(BCLK)的周期，同時放大它們之間的相位差(A Oak)為A CDq ; 步驟(4)、使用高精度的時間數(shù)字轉換器測量△ Oq，從而得到細時鐘傳輸延遲； 步驟(5)、時鐘接收端獲得粗傳輸延遲和細傳輸延遲測量結果后，根據(jù)該結果在FPGA中由數(shù)字時鐘管理模塊實時動態(tài)調(diào)整返回時鐘(BCLK)的時鐘相位，將該時鐘作為系統(tǒng)時鐘進行各種數(shù)據(jù)采集和測量； 步驟￠)、對所有通道進行步驟(1)-(5)后，各通道時鐘相位都動態(tài)地與發(fā)送時鐘(TCLK)對齊。
全文摘要
本發(fā)明提供了一種動態(tài)調(diào)整多通道大范圍時鐘傳輸延遲的系統(tǒng)和方法，該系統(tǒng)包括時鐘發(fā)送端和時鐘接收端；所述時鐘發(fā)送端，用于向時鐘接收端發(fā)送系統(tǒng)時鐘，測量時鐘發(fā)送端和時鐘接收端的時鐘傳輸延遲，將測量結果發(fā)送至時鐘接收端；所述時鐘接收端，用于接收來自時鐘發(fā)送端的系統(tǒng)時鐘，接收來自時鐘發(fā)送端的時鐘傳輸延遲的測量結果，并根據(jù)該結果動態(tài)調(diào)整兩部分間的時鐘傳輸延遲；該方法主要是利用IEEE1588協(xié)議和數(shù)字雙混頻時差法，測量時鐘發(fā)送端和時鐘接收端之間的粗、細時鐘傳輸延遲，根據(jù)測量結果實時動態(tài)地調(diào)整時鐘接收端的時鐘相位。本發(fā)明實現(xiàn)了多通道時鐘傳輸?shù)母呔韧健?br> 文檔編號H04J3/06GK102664701SQ201210115430
公開日2012年9月12日 申請日期2012年4月19日 優(yōu)先權日2012年4月19日
發(fā)明者劉樹彬, 商林峰, 安琪, 李成 申請人:中國科學技術大學