專利名稱：Hdlc協(xié)議控制器ip軟核的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域，具體涉及HDLC協(xié)議控制器IP軟核。
背景技術(shù)：
高級(jí)數(shù)據(jù)鏈路控制(High-Level Data Link Control或簡(jiǎn)稱HDLC)，是一個(gè)同步網(wǎng)上傳輸數(shù)據(jù)、面向比特的數(shù)據(jù)鏈路層協(xié)議。隨著電了產(chǎn)品越來越先進(jìn)，單板也越來越復(fù)雜， 單板與單板之間，單板與終端之間數(shù)據(jù)傳輸?shù)娜萘颗c可靠性要求也越來越高，簡(jiǎn)單的通訊方式滿足不了要求。面向比特的同步數(shù)據(jù)控制協(xié)議HDLC具有如下特點(diǎn)協(xié)議不依賴于任何一種字符編碼集；數(shù)據(jù)報(bào)文可透明傳輸，用于透明傳輸?shù)摹?比特插入法”易于硬件實(shí)現(xiàn)；全雙工通訊，不必等待確認(rèn)可連續(xù)發(fā)送數(shù)據(jù)，有較高的數(shù)據(jù)鏈路傳輸效率；所有幀均采用CRC校驗(yàn)，對(duì)信息幀進(jìn)行順序編號(hào)，可防止漏收或重收，傳輸可靠性尚；傳輸控制功能與處理功能分離，具有較大的靈活性和較完善的控制功能。由于以上特點(diǎn)，目前網(wǎng)絡(luò)設(shè)計(jì)及整機(jī)內(nèi)部通訊設(shè)計(jì)普遍使用HDLC數(shù)據(jù)鏈路控制協(xié)議。而如何將HDLC數(shù)據(jù)鏈路控制協(xié)議運(yùn)用在可編程片上系統(tǒng)(System On Programmable Chip或簡(jiǎn)稱S0PC)中是開發(fā)的一個(gè)重要的方向?，F(xiàn)有的SOPC系統(tǒng)中Avalon總線已經(jīng)廣泛應(yīng)。所以，開發(fā)HDLC協(xié)議與Avalon總線協(xié)議轉(zhuǎn)換IP軟核，具有重要的商業(yè)價(jià)值和研究?jī)r(jià)值。

發(fā)明內(nèi)容
本發(fā)明為了能夠?qū)DLC協(xié)議控制器應(yīng)用于SOPC系統(tǒng)中，而提出了一種HDLC協(xié)議控制器IP軟核。本發(fā)明HDLC協(xié)議控制器IP軟核包括Avalon總線接口模塊、控制模塊、接收通道和傳輸通道；Avalon總線接口模塊，用于在控制模塊的控制信號(hào)下將Avalon總線上的數(shù)據(jù)流發(fā)送給傳輸通道，還用于在控制模塊的控制信號(hào)下將接收通道的原始數(shù)據(jù)流發(fā)送到Avalon 總線上；控制模塊，用于控制數(shù)據(jù)流在各個(gè)模塊間的流動(dòng)；接收通道，用于在控制模塊的控制信號(hào)下接收HDLC總線上的數(shù)據(jù)流，并將HDLC總線上的數(shù)據(jù)流還原為原始數(shù)據(jù)流；傳輸通道，用于在控制模塊的控制信號(hào)下接收Avalon總線接口模塊的數(shù)據(jù)流，并將所述的數(shù)據(jù)流轉(zhuǎn)換為符合HDLC協(xié)議的數(shù)據(jù)流，傳輸?shù)紿DLC數(shù)據(jù)總線上。HDLC協(xié)議是在通信中廣泛使用的一種協(xié)議，開發(fā)能夠使用在SOPC系統(tǒng)中(即與 Avalon總線通信)的基于HDLC協(xié)議的IP軟核，可以使SOPC系統(tǒng)開發(fā)的性能提高，而且可以使SOPC系統(tǒng)可以方面的兼容以往以HDLC通信為基礎(chǔ)的系統(tǒng)，能夠方便的重復(fù)利用已有的IP軟核，因此可以加快項(xiàng)目系統(tǒng)開發(fā)的進(jìn)度，縮短周期，減小成本。所以本發(fā)明的HDLC 協(xié)議控制器IP軟核不僅可以豐富SOPC系統(tǒng)設(shè)計(jì)的多樣性，而且開可以將過去基于HDLC協(xié)議的傳輸接口設(shè)備直接連接到所開發(fā)的系統(tǒng)中，不僅減少了開發(fā)的周期，而且節(jié)省了開發(fā)的資源。


圖1是本發(fā)明的結(jié)構(gòu)示意圖，圖2是接收通道3的結(jié)構(gòu)示意圖，圖3是傳輸通道4 的結(jié)構(gòu)示意圖。
具體實(shí)施例方式具體實(shí)施方式
一結(jié)合圖1說明本實(shí)施方式，本實(shí)施方式包括Avalon總線接口模塊1、控制模塊2、接收通道3和傳輸通道4 ；Avalon總線接口模塊1，用于在控制模塊2的控制信號(hào)下將Avalon總線上的數(shù)據(jù)流發(fā)送給傳輸通道4，還用于在控制模塊2的控制信號(hào)下將接收通道3的原始數(shù)據(jù)流發(fā)送到 Avalon總線上；控制模塊2，用于控制數(shù)據(jù)流在各個(gè)模塊間的流動(dòng)，即控制數(shù)據(jù)流在各個(gè)模塊之間正確傳送，協(xié)調(diào)控制整個(gè)系統(tǒng)的工作；接收通道3，用于在控制模塊2的控制信號(hào)下接收HDLC總線上的數(shù)據(jù)流，并將 HDLC總線上的數(shù)據(jù)流還原為原始數(shù)據(jù)流；傳輸通道4，用于在控制模塊2的控制信號(hào)下接收Avalon總線接口模塊1的數(shù)據(jù)流，并將所述的數(shù)據(jù)流轉(zhuǎn)換為符合HDLC協(xié)議的數(shù)據(jù)流，傳輸?shù)紿DLC數(shù)據(jù)總線上。
具體實(shí)施方式
二 結(jié)合圖2說明本實(shí)施方式，本實(shí)施方式與具體實(shí)施方式
一不同點(diǎn)在于接收通道3包括HDLC幀探測(cè)模塊31、刪“O”模塊32、接收通道CRC校驗(yàn)?zāi)K33、 串并轉(zhuǎn)換模塊；34和接收通道FIFO模塊35 ；HDLC幀探測(cè)模塊31，用于檢測(cè)HDLC總線上的數(shù)據(jù)流中是否有符合的HDLC協(xié)議的起始幀，是則接收該數(shù)據(jù)流，并發(fā)送給刪“O”模塊32，否則繼續(xù)檢測(cè)；起始幀為“01111110” 幀；刪“O”模塊32，用于刪除接收到的數(shù)據(jù)流中每連續(xù)的5個(gè)“1”中所插入的一個(gè) “0”，并將刪“O”后的數(shù)據(jù)流發(fā)送給接收通道CRC校驗(yàn)?zāi)K33，此模塊是將是符合HDLC協(xié)議的數(shù)據(jù)流恢復(fù)為正常的數(shù)據(jù)流，保證傳輸數(shù)據(jù)流的正確性；接收通道CRC校驗(yàn)?zāi)K33，用于對(duì)接收的刪“O”后的數(shù)據(jù)流進(jìn)行CRC校驗(yàn)，保證數(shù)據(jù)流的可靠性，并將校驗(yàn)后的數(shù)據(jù)流發(fā)送給串并轉(zhuǎn)換模塊34;為了保證數(shù)據(jù)流中信息接收、發(fā)送的正確性，通信過程必須設(shè)置校驗(yàn)功能；串并轉(zhuǎn)換模塊34，用于將接收到數(shù)據(jù)流由串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，并將轉(zhuǎn)換數(shù)據(jù)流發(fā)送給接收通道FIFO模塊35 ；因?yàn)樵贏valon總線上是并行數(shù)據(jù)，而HDLC總線上是串行數(shù)據(jù)；接收通道FIFO模塊35，用于緩存數(shù)據(jù)流，等待控制模塊2的控制信號(hào)將數(shù)據(jù)流通過Avalon總線接口模塊1發(fā)送到Avalon總線上；進(jìn)而保證數(shù)據(jù)流的同步傳輸，HDLC協(xié)議的數(shù)據(jù)流信息需要發(fā)送到不同的系統(tǒng)，各個(gè)系統(tǒng)使用獨(dú)立的時(shí)鐘，為了保證不同的時(shí)鐘域正確通信，所以需要使用FIFO。其它組成和連接方式與具體實(shí)施方式
一相同。
具體實(shí)施方式
三結(jié)合圖3說明本實(shí)施方式，本實(shí)施方式與具體實(shí)施方式
一或二不同點(diǎn)在于傳輸通道4包括傳輸通道FIFO模塊41、并串轉(zhuǎn)換模塊42、傳輸通道CRC校驗(yàn)?zāi)K43、插“0”模塊44和封裝HDLC模塊45 ；傳輸通道FIFO模塊41，用于緩存數(shù)據(jù)流，等待控制模塊2的控制信號(hào)接收Avalon 總線接口模塊1的數(shù)據(jù)流，并發(fā)送給并串轉(zhuǎn)換模塊42 ；并串轉(zhuǎn)換模塊42，用于將接收到數(shù)據(jù)流由并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，并將轉(zhuǎn)換數(shù)據(jù)流發(fā)送給傳輸通道CRC校驗(yàn)?zāi)K43 ；傳輸通道CRC校驗(yàn)?zāi)K43，用于對(duì)轉(zhuǎn)換數(shù)據(jù)流進(jìn)行CRC校驗(yàn)，并將校驗(yàn)后的數(shù)據(jù)流發(fā)送給插“0”模塊44;插“0”模塊44，用于在數(shù)據(jù)流中遇到連續(xù)的5個(gè)“ 1 ”后插入一個(gè)“0”，并將插“0” 后的數(shù)據(jù)流發(fā)送到封裝HDLC模塊45，封裝HDLC模塊45，用于將插“0”后的數(shù)據(jù)流封裝為HDLC協(xié)議的幀格式，并傳輸?shù)?HDLC協(xié)議的總線。其它組成和連接方式與具體實(shí)施方式
一或二相同。
具體實(shí)施方式
四本實(shí)施方式與具體實(shí)施方式
三不同點(diǎn)在于包括Avalon總線的接口 11和接收通道與傳輸通道的接口 12，Aval0n總線的接口 11，用于與Avalon總線進(jìn)行通信；接收通道與傳輸通道的接口 12，用于與接收通道3和傳輸通道4進(jìn)行通信，即接收接收通道3所發(fā)送的數(shù)據(jù)流，發(fā)送傳輸通道4所接收的數(shù)據(jù)流；其它組成和連接方式與具體實(shí)施方式
三相同。
具體實(shí)施方式
五本實(shí)施方式與具體實(shí)施方式
一或四不同點(diǎn)在于控制模塊2包括 “ 1，，計(jì)數(shù)器，“ 1，，計(jì)數(shù)器，用于計(jì)算數(shù)據(jù)流中“ 1，，的個(gè)數(shù)，并發(fā)送刪“0”模塊的使能信號(hào)和插 “0”模塊的使能信號(hào)。其它組成和連接方式與具體實(shí)施方式
一或四相同。本發(fā)明內(nèi)容不僅限于上述各實(shí)施方式的內(nèi)容，其中一個(gè)或幾個(gè)具體實(shí)施方式
的組合同樣也可以實(shí)現(xiàn)發(fā)明的目的。
權(quán)利要求
1.HDLC協(xié)議控制器IP軟核，其特征在于它包括Avalon總線接口模塊(1)、控制模塊 0)、接收通道⑶和傳輸通道⑷；Avalon總線接口模塊(1)，用于在控制模塊(2)的控制信號(hào)下將Avalon總線上的數(shù)據(jù)流發(fā)送給傳輸通道，還用于在控制模塊( 的控制信號(hào)下將接收通道( 的原始數(shù)據(jù)流發(fā)送到Avalon總線上；控制模塊0)，用于控制數(shù)據(jù)流在各個(gè)模塊間的流動(dòng)；接收通道(3)，用于在控制模塊的控制信號(hào)下接收HDLC總線上的數(shù)據(jù)流，并將 HDLC總線上的數(shù)據(jù)流還原為原始數(shù)據(jù)流；傳輸通道G)，用于在控制模塊⑵的控制信號(hào)下接收Avalon總線接口模塊⑴的數(shù)據(jù)流，并將所述的數(shù)據(jù)流轉(zhuǎn)換為符合HDLC協(xié)議的數(shù)據(jù)流，傳輸?shù)紿DLC數(shù)據(jù)總線上。
2.根據(jù)權(quán)利要求1所述的HDLC協(xié)議控制器IP軟核，其特征在于接收通道(3)包括 HDLC幀探測(cè)模塊(31)、刪“O”模塊(32)、接收通道CRC校驗(yàn)?zāi)K(33)、串并轉(zhuǎn)換模塊(34) 和接收通道FIFO模塊(35)；HDLC幀探測(cè)模塊(31)，用于檢測(cè)HDLC總線上的數(shù)據(jù)流中是否有符合的HDLC協(xié)議的起始幀，是則接收該數(shù)據(jù)流，并發(fā)送給刪“O”模塊(32)，否則繼續(xù)檢測(cè)，起始幀為“01111110” 幀；刪“O”模塊(32)，用于刪除接收到的數(shù)據(jù)流中每連續(xù)的5個(gè)“1”中所插入的一個(gè)“0”， 并將刪“O”后的數(shù)據(jù)流發(fā)送給接收通道CRC校驗(yàn)?zāi)K(33)；接收通道CRC校驗(yàn)?zāi)K(3 ，用于對(duì)接收的刪“O”后的數(shù)據(jù)流進(jìn)行CRC校驗(yàn)，并將校驗(yàn)后的數(shù)據(jù)流發(fā)送給串并轉(zhuǎn)換模塊(34)；串并轉(zhuǎn)換模塊(34)，用于將接收到數(shù)據(jù)流由串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，并將轉(zhuǎn)換數(shù)據(jù)流發(fā)送給接收通道FIFO模塊(35)；接收通道FIFO模塊(35)，用于緩存數(shù)據(jù)流，等待控制模塊的控制信號(hào)將數(shù)據(jù)流通過Avalon總線接口模塊(1)發(fā)送到Avalon總線上。
3.根據(jù)權(quán)利要求1或2所述的HDLC協(xié)議控制器IP軟核，其特征在于傳輸通道(4)包括傳輸通道FIFO模塊(41)、并串轉(zhuǎn)換模塊(42)、傳輸通道CRC校驗(yàn)?zāi)K(43)、插“O”模塊 (44)和封裝HDLC模塊(45)；傳輸通道FIFO模塊(41)，用于緩存數(shù)據(jù)流，等待控制模塊O)的控制信號(hào)接收Avalon 總線接口模塊(1)的數(shù)據(jù)流，并發(fā)送給并串轉(zhuǎn)換模塊G2)；并串轉(zhuǎn)換模塊(42)，用于將接收到數(shù)據(jù)流由并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，并將轉(zhuǎn)換數(shù)據(jù)流發(fā)送給傳輸通道CRC校驗(yàn)?zāi)K03)；傳輸通道CRC校驗(yàn)?zāi)K，用于對(duì)轉(zhuǎn)換數(shù)據(jù)流進(jìn)行CRC校驗(yàn)，并將校驗(yàn)后的數(shù)據(jù)流發(fā)送給插“O”模塊(44)；插“O”模塊(44)，用于在數(shù)據(jù)流中遇到連續(xù)的5個(gè)“1”后插入一個(gè)“0”，并將插“O”后的數(shù)據(jù)流發(fā)送到封裝HDLC模塊05)，封裝HDLC模塊05)，用于將插“O”后的數(shù)據(jù)流封裝為HDLC協(xié)議的幀格式，并傳輸?shù)?HDLC協(xié)議的總線。
4.根據(jù)權(quán)利要求3所述的HDLC協(xié)議控制器IP軟核，其特征在于包括Avalon總線的接口(11)和接收通道與傳輸通道的接口(12) ,Avalon總線的接口(11)，用于與Avalon總線進(jìn)行通信；接收通道與傳輸通道的接口(12)，用于與接收通道C3)和傳輸通道(4)進(jìn)行通
5.根據(jù)權(quán)利要求1或4所述的HDLC協(xié)議控制器IP軟核，其特征在于控制模塊(2)包括“ 1，，計(jì)數(shù)器，“ 1，，計(jì)數(shù)器，用于計(jì)算數(shù)據(jù)流中“ 1，，的個(gè)數(shù)，并發(fā)送刪“0”模塊的使能信號(hào)和插“0”模塊的使能信號(hào)。
全文摘要
HDLC協(xié)議控制器IP軟核。它涉及集成電路設(shè)計(jì)領(lǐng)域，它為了能夠?qū)DLC協(xié)議控制器應(yīng)用于SOPC系統(tǒng)中。它包括Avalon總線接口模塊(1)、控制模塊(2)、接收通道(3)和傳輸通道(4)；Avalon總線接口模塊(1)用于將Avalon總線上的數(shù)據(jù)流發(fā)送給傳輸通道(4)，傳輸通道(4)用于接收數(shù)據(jù)流，并將其轉(zhuǎn)換為符合HDLC協(xié)議的數(shù)據(jù)流，傳輸?shù)紿DLC數(shù)據(jù)總線上；接收通道(3)用于接收HDLC總線上的數(shù)據(jù)流，并將HDLC總線上的數(shù)據(jù)流還原為原始數(shù)據(jù)流；Avalon總線接口模塊(1)還用于將接收通道(3)的原始數(shù)據(jù)流發(fā)送到Avalon總線上；控制模塊(2)，用于控制數(shù)據(jù)流在各個(gè)模塊間的流動(dòng)；將過去基于HDLC協(xié)議的傳輸接口設(shè)備直接連接到所開發(fā)的系統(tǒng)中，不僅減少了開發(fā)的周期，而且節(jié)省了開發(fā)的資源。
文檔編號(hào)H04L12/56GK102185786SQ20111016357
公開日2011年9月14日 申請(qǐng)日期2011年6月17日 優(yōu)先權(quán)日2011年6月17日
發(fā)明者徐基鑫, 曹一江, 王偉君, 王建民, 謝應(yīng)東 申請(qǐng)人:哈爾濱理工大學(xué)