專利名稱：一種半實物信號發(fā)生器及其使用方法
技術領域：
本發(fā)明涉及一種信號發(fā)生器，尤其涉及一種半實物信號發(fā)生器及其使用方法，具體適用于將Nios II軟核處理器、DDS技術、SOPC技術與上位機軟件、下位機硬件相結合以
產生信號。
背景技術：
目前，市面上專用的函數(shù)信號發(fā)生器主要有模擬和數(shù)字兩種類型。模擬信號發(fā)生器采用模擬電路完成信號的變換，精度低、失真大，已經基本不再使用；數(shù)字信號發(fā)生器多采用DDS技術，利用DSP與FPGA相結合的方式完成信號的計算并且輸出，雖然精度較高，但要求電路具有較強的運算能力，成本較高。此外，現(xiàn)有的信號發(fā)生器多采用面板按鍵控制的方式設置波形的參數(shù)和類型，不僅人機界面顯示不夠直觀，而且設備體積較大、成本較高。中國專利公開號為CN101162398A，
公開日為2008年4月16日的發(fā)明專利公開了一種基于FPGA的任意信號發(fā)生器，包括PC、USB控制器、MCU3、MCU接口模塊、晶振、EPC2、時鐘控制器、雙通道DA輸出電路、頻率控制器、寄存器矩陣單元、鍵盤、鍵盤掃描模塊、FLASH、 FLASH控制模塊、TFT顯示器、TFT控制模塊、DDS信號產生器、波形合成模塊及其它波形產生器；使用時，在軟件控制界面上，輸入頻譜圖和相位譜圖參數(shù)后，軟件自動完成頻譜信息識別，得到頻點的幅度與相位參數(shù)；然后將采樣值量化編碼后得到時域信息表，下載到DDS 產生電路的RAM中，實現(xiàn)周期或非周期的時域信號還原輸出，且波形幅度在線步進可調。雖然該發(fā)明能夠通過頻域輸入、時域輸出的方式產生所需的信號，但其仍舊具有以下缺陷
首先，該發(fā)明是通過頻域輸入、時域輸出的方式產生所需的信號，而不是對信號波形的各種參數(shù)進行直接設定，直接針對性較弱，存在一定程度的失真，尤其在頻域輸入、時域輸出之間還要經傅里葉變換才能實現(xiàn)，這進一步增加了失真的可能性，因此該發(fā)明的精確度較差；
其次，該發(fā)明通過PC機及其上裝載的軟件完成信號數(shù)據(jù)，再通過USB接口依次傳送到 MCU、下位機中的FPGA芯片以產生信號，其中，在信號數(shù)據(jù)產生時，只能得到時域信息表，而對于實際產生信號的具體情況沒有仿真顯示，直觀性太差，一旦設置有誤，只能在下位機顯示后才能反映出來，然后進行返工，較大的浪費了人力與物力，增加了生產成本，此外，該發(fā)明沒有充分利用FPGA芯片的內部資源，而是通過MCU、FPGA芯片相組合的方式對信號數(shù)據(jù)進行運算，從而完成信號發(fā)生，這不僅增加了設備的體積，而且再次增加了生產成本，因此該發(fā)明不僅直觀性較弱，而且生產成本較高；
第三，該發(fā)明中頻譜圖與相位譜圖的輸入、傅里葉變換、周期采樣等操作，都依賴于手工輸入，這增加了操作難度，因此該發(fā)明的自動化程度較低；
第四，該發(fā)明中的上位機是通過USB接口將信號數(shù)據(jù)依次傳送到MCU、FPGA芯片中的， 不僅傳輸距離有限，而且只能進行一對一的傳輸，極大的限制了該裝置的應用范圍，因此該發(fā)明的應用范圍較窄。

發(fā)明內容
本發(fā)明的目的是克服現(xiàn)有技術中存在的精確度較差、直觀性較弱、生產成本較高、 自動化程度較低、應用范圍較窄的缺陷與問題，提供一種精確度較高、直觀性較強、生產成本較低、自動化程度較高、應用范圍較廣的半實物信號發(fā)生器及其使用方法。為實現(xiàn)以上目的，本發(fā)明的技術解決方案是一種半實物信號發(fā)生器，包括相互連接的上位機和下位機，所述下位機包括FPGA芯片與DA轉換器電路，F(xiàn)PGA芯片的一端與上位機通信連接，另一端與DA轉換器電路相連接，且在FPGA芯片上連接有電源、串行FLASH與時鐘；
所述上位機上裝載有波形設計仿真軟件，所述下位機的數(shù)量至少為一個，且下位機還包括信號調理電路；所述FPGA芯片上還連接有RS232接口、以太網接口與SDRAM存儲器，且在FPGA芯片內設置有Nios II軟核處理器、DDS模塊、雙口 RAM與頻率控制字寄存器；
所述Nios II軟核處理器包括CPU處理器、URAT控制器、SDRAM控制器、EPCS控制器、 以太網控制器、一號PIO控制器與二號PIO控制器，CPU處理器通過URAT控制器、SDRAM控制器、EPCS控制器、以太網控制器分別與RS232接口、SDRAM存儲器、串行FLASH、以太網接口通信連接，RS232接口、以太網接口的另一端均與上位機通信連接，CPU處理器通過一號 PIO控制器與雙口 RAM相連接，雙口 RAM的另一端分別與DDS模塊、DA轉換器電路相連接， DDS模塊的另一端依次通過頻率控制字寄存器、二號PIO控制器與CPU處理器相連接，DA轉換器電路的另一端與信號調理電路相連接。所述上位機為PC機，所述FPGA芯片采用Altera公司的Cyclone、Cyclone II或 Cyclone III系列芯片。所述DA轉換器電路包括一個高速DA轉換器和一個低速高精度DA轉換器，高速DA 轉換器的一端與雙口 RAM相連接，另一端與信號調理電路相連接，低速高精度DA轉換器的一端與雙口 RAM相連接，另一端作為高速DA轉換器的基準源輸入。所述信號調理電路包括固定增益放大器、LC濾波器與功率放大器，該固定增益放大器與高速DA轉換器的另一端相連接。一種上述半實物信號發(fā)生器的使用方法，該使用方法依次包括以下步驟 第一步先對上位機內裝載的波形設計仿真軟件進行設置，其設置方法包括界面手動
設置和程序調用自動設置，其設置內容包括通信端口、信號類型、幅值、頻率、相位和高低電平；所述通信端口包括RS232接口或以太網接口，所述信號類型包括標準波形中的正弦波、三角波與方波；
第二步上述設置內容結束后，再在上位機的屏幕上顯示出仿真波形，如果顯示的仿真波形符合要求，則由該波形設計仿真軟件生成下位機中DDS模塊所需的模塊參數(shù)，該模塊參數(shù)包括波形ROM表數(shù)據(jù)、相位累加器初始值與幅值控制信號，然后通過RS232接口或以太網接口將該模塊參數(shù)傳送到下位機；
第三步先接通電源，再通過串行FLASH對FPGA芯片進行配置，并對Nios II軟核處理器進行程序加載，然后由Nios II軟核處理器通過RS232接口或以太網接口接收上位機發(fā)送來的模塊參數(shù)，并將該模塊參數(shù)存入SDRAM存儲器中，再由CPU處理器進行運算，然后將運算所得的數(shù)字信號存入雙口 RAM中，并與DDS模塊配合將該數(shù)字信號傳給DA轉換器電路，再由DA轉換器電路將該數(shù)字信號轉換為模擬信號，然后由信號調理電路處理，此時即可得到最終信號。所述第一步中的設置內容還包括信號的運算與調制，其設置方法為先完成兩組信號的設置，再選擇運算方式，該運算方式包括加、減、乘運算與信號調制，然后確定，即可結束信號的運算與調制的設置。所述第一步中，當采用界面手動設置方式時，其信號類型還包括任意波形，該任意波形的設置方式為先打開波形繪制面板，再用鼠標在波形繪制面板中手工繪制想要的波形，然后點擊完成，即可結束任意波形的設置。所述第一步中，幅值的最大值為5V，頻率為0. IHz - IOMHz。與現(xiàn)有技術相比，本發(fā)明的有益效果為
1、由于本發(fā)明一種半實物信號發(fā)生器及其使用方法中先在波形設計仿真軟件中設置通信端口、信號類型、幅值、頻率、相位和高低電平，再在上位機的屏幕上顯示出仿真波形， 如果顯示的波形符合要求，則由該波形設計仿真軟件生成DDS模塊需要的模塊參數(shù)；首先， 本發(fā)明設置的內容為信號波形的直接參數(shù)，直接針對性較強，不易失真，具有較高的精確度，而且，本發(fā)明在設置時還可以進行信號的運算與調制，能夠進一步的提高精確度；其次， 本設計是先顯示仿真波形，符合要求才生成模塊參數(shù)，不僅直觀性較強，而且便于提高精確度與避免返工，節(jié)省了生產成本，尤其是當采用界面手動設置方式時，其信號類型為任意波形，該任意波形完全靠手繪制成，直觀性極強。因此本發(fā)明不僅精確度較高、直觀性較強，而且生產成本較低。2、由于本發(fā)明一種半實物信號發(fā)生器及其使用方法中在FPGA芯片內嵌有Nios II軟核處理器，該Nios II軟核處理器能對上位機傳輸來的數(shù)據(jù)進行存儲、運算，并將運算所得的數(shù)字信號存入雙口 RAM中，并與DDS模塊配合將該數(shù)字信號傳給DA轉換器電路，該種Nios II軟核處理器設計充分利用了 FPGA芯片的內部資源，結合了 FPGA芯片處理數(shù)字電路速度快的優(yōu)點以及Nios II軟核處理器處理控制任務與數(shù)據(jù)通信方便的優(yōu)點，而不是像現(xiàn)有技術那樣通過MCU、FPGA芯片相組合的方式對信號數(shù)據(jù)進行運算，本設計不僅減少了系統(tǒng)的運算量，而且節(jié)省了一塊MCU、集成的鍵盤與顯示屏，簡化了硬件結構，縮小了設備的體積，降低了設備的成本。因此本發(fā)明的生產成本較低。3、由于本發(fā)明一種半實物信號發(fā)生器及其使用方法在波形設計仿真軟件中設置通信端口、信號類型、幅值、頻率、相位和高低電平時，其設置方法包括界面手動設置和程序調用自動設置，該程序調用自動設置是指可通過編寫程序(Matlab、VC++)的方式完成設置， 大大減輕了手工操作的疲勞。因此本發(fā)明的自動化程度較高。4、由于本發(fā)明一種半實物信號發(fā)生器及其使用方法中的上位機可以采用為普通的PC機，該設計不僅能夠有效利用PC機運算速度快、人機界面友好的特點，以解決下位機運算量大、按鍵設置不方便的技術難題，而且還可廣泛應用在實驗室等已經配備有PC機、 需要信號源的場合，能在不降低儀器性能的條件下，降低信號發(fā)生器的體積與成本，達到以較低成本、簡單硬件、較小體積實現(xiàn)信號仿真與輸出的目的；而且，本發(fā)明中的上位機可通過以太網接口將數(shù)據(jù)輸送給多臺下位機，不僅傳輸距離較遠，而且傳輸對象為一對多，大大擴大了本發(fā)明的應用范圍；此外，本發(fā)明不僅可以應用到儀器儀表的設計，還可以應用到需要任意信號發(fā)生的電路中，作為其中的子模塊獨立使用，即可由下位機將上位機傳輸?shù)臄?shù)
6據(jù)保存到串行FLASH中，然后將下位機脫離上位機使用，即不再需要上位機軟件往下位機傳輸數(shù)據(jù)，使用時只需上電，串行FLASH中保存的數(shù)據(jù)就會加載到SDRAM存儲器中，擴大了本設計的應用范圍。因此本發(fā)明的應用范圍較廣。5、由于本發(fā)明一種半實物信號發(fā)生器及其使用方法中的DA轉換器電路包括一個高速DA轉換器和一個低速高精度DA轉換器，低速高精度DA轉換器的輸出是高速DA轉換器的基準源輸入，該設計用一片高精度的低速DA轉換器的輸出電壓作為高速DA轉換器的參考電壓，此時，在較小的輸出電壓時每一位分辨率對應的電壓值更小，便于對波形信號的幅值進行調整，大大提高了系統(tǒng)動態(tài)調節(jié)幅值過程中的精度，減少了噪聲，降低了誤差。因此本發(fā)明的精確度較高。


圖1是本發(fā)明的結構示意圖。圖2是圖1中DA轉換器電路的結構示意圖。圖中上位機1、下位機2、FPGA芯片3、串行FLASH4、RS232接口 5、SDRAM存儲器 6,Nios II軟核處理器7、CPU處理器71、URAT控制器72、SDRAM控制器73、EPCS控制器74、 以太網控制器75、一號PIO控制器76、二號PIO控制器77、DDS模塊8、DA轉換器電路9、高速DA轉換器91、低速高精度DA轉換器92、信號調理電路10、電源11、時鐘12、以太網接口 13、雙口 RAM14、頻率控制字寄存器15。
具體實施例方式以下結合

和具體實施方式
對本發(fā)明作進一步詳細的說明。參見圖1 -圖2，一種半實物信號發(fā)生器，包括相互連接的上位機1和下位機2，所述下位機2包括FPGA芯片3與DA轉換器電路9，F(xiàn)PGA芯片3的一端與上位機1通信連接， 另一端與DA轉換器電路9相連接，且在FPGA芯片3上連接有電源11、串行FLASH4與時鐘 12 ；
所述上位機1上裝載有波形設計仿真軟件，所述下位機2的數(shù)量至少為一個，且下位機2還包括信號調理電路10 ；所述FPGA芯片3上還連接有RS232接口 5、以太網接口 13與 SDRAM存儲器6，且在FPGA芯片3內設置有Nios II軟核處理器7、DDS模塊8、雙口 RAM14 與頻率控制字寄存器15 ；
所述Nios II軟核處理器7包括CPU處理器71、URAT控制器72、SDRAM控制器73、EPCS 控制器74、以太網控制器75、一號PIO控制器76與二號PIO控制器77，CPU處理器71通過 URAT控制器72、SDRAM控制器73、EPCS控制器74、以太網控制器75分別與RS232接口 5、 SDRAM存儲器6、串行FLASH4、以太網接口 13通信連接，RS232接口 5、以太網接口 13的另一端均與上位機1通信連接，CPU處理器71通過一號PIO控制器76與雙口 RAM14相連接， 雙口 RAM14的另一端分別與DDS模塊8、DA轉換器電路9相連接，DDS模塊8的另一端依次通過頻率控制字寄存器15、二號PIO控制器77與CPU處理器71相連接，DA轉換器電路9 的另一端與信號調理電路10相連接。所述上位機1為PC機，所述FPGA芯片3采用Altera公司的Cyclone、Cyclone II 或Cyclone III系列芯片。
所述DA轉換器電路9包括一個高速DA轉換器91和一個低速高精度DA轉換器 92，高速DA轉換器91的一端與雙口 RAM14相連接，另一端與信號調理電路10相連接，低速高精度DA轉換器92的一端與雙口 RAM14相連接，另一端作為高速DA轉換器91的基準源輸入。所述信號調理電路10包括固定增益放大器、LC濾波器與功率放大器，該固定增益放大器與高速DA轉換器91的另一端相連接?！N上述半實物信號發(fā)生器的使用方法，該使用方法依次包括以下步驟 第一步先對上位機1內裝載的波形設計仿真軟件進行設置，其設置方法包括界面手
動設置和程序調用自動設置，其設置內容包括通信端口、信號類型、幅值、頻率、相位和高低電平；所述通信端口包括RS232接口 5或以太網接口 13，所述信號類型包括標準波形中的正弦波、三角波與方波；
第二步上述設置內容結束后，再在上位機1的屏幕上顯示出仿真波形，如果顯示的仿真波形符合要求，則由該波形設計仿真軟件生成下位機2中DDS模塊8所需的模塊參數(shù)，該模塊參數(shù)包括波形ROM表數(shù)據(jù)、相位累加器初始值與幅值控制信號，然后通過RS232接口 5 或以太網接口 13將該模塊參數(shù)傳送到下位機2 ；
第三步先接通電源11，再通過串行FLASH4對FPGA芯片3進行配置，并對Nios II軟核處理器7進行程序加載，然后由Nios II軟核處理器7通過RS232接口 5或以太網接口 13接收上位機1發(fā)送來的模塊參數(shù)，并將該模塊參數(shù)存入SDRAM存儲器6中，再由CPU處理器71進行運算，然后將運算所得的數(shù)字信號存入雙口 RAM14中，并與DDS模塊8配合將該數(shù)字信號傳給DA轉換器電路9，再由DA轉換器電路9將該數(shù)字信號轉換為模擬信號，然后由信號調理電路10處理，此時即可得到最終信號。所述第一步中的設置內容還包括信號的運算與調制，其設置方法為先完成兩組信號的設置，再選擇運算方式，該運算方式包括加、減、乘運算與信號調制，然后確定，即可結束信號的運算與調制的設置。所述第一步中，當采用界面手動設置方式時，其信號類型還包括任意波形，該任意波形的設置方式為先打開波形繪制面板，再用鼠標在波形繪制面板中手工繪制想要的波形，然后點擊完成，即可結束任意波形的設置。所述第一步中，幅值的最大值為5V，頻率為0. IHz - IOMHz。本發(fā)明的原理說明如下
波形設計仿真軟件該軟件裝載于上位機內，具有動態(tài)鏈接調用功能，而動態(tài)鏈接調用功能可以實現(xiàn)信號參數(shù)的程序設定，在Matlab、VC++等程序中可通過編寫程序代碼完成設定，因而該軟件才能通過程序調用自動設置仿真波形的參數(shù)。電源輸入220V交流電壓，輸出士5V、士 15V或3. 3V直流電壓，供整個系統(tǒng)工作。RS232接口 其對應的接口電路由MAX232芯片完成，可以通過串口互聯(lián)線與上位機進行通信。時鐘主要供給FPGA芯片的時鐘使用，因為系統(tǒng)的最高輸出信號頻率為10M，根據(jù)乃奎斯特采樣定律，最高輸出頻率為系統(tǒng)時鐘的一半，此處采用50M晶振完全可以滿足要求。SDRAM存儲器用于存儲數(shù)據(jù)進行高速讀寫。
FPGA芯片上的SDRAM電路用于提供Nios II軟核運行的內存空間以及存儲高速數(shù)據(jù)。EPCS系列串行Flash配置芯片用來保存FPGA的配置文件，保證FPGA上電后程序的加載。FPGA芯片上的EPCS電路采用Altera公司的EPCS16芯片，用于保存FPGA的配置文件，并且在復位后，自動將程序代碼從EPCS中復制到SDRAM中。PIO控制器的作用是中間控制器由于FPGA芯片不像普通單片機一樣控制IO 口， 因此需要PIO控制器來模擬類似單片機上的普通IO 口的功能，一號、二號PIO控制器的設置是為了說明NiOS II軟核處理器要控制其他電路就必需這樣一個中間控制器。DA轉換器電路參見圖2，采用兩級DA芯片共同工作的結構，利用一個串行高精度 DA作為另外一個高速DA轉換器的基準源，大大提高了系統(tǒng)動態(tài)調節(jié)幅值過程中的精度、減少了噪聲、降低了誤差。一般而言，幅值調節(jié)可以通過直接修改波形ROM表的幅值大小來實現(xiàn)，但這種方法只能實現(xiàn)幅值較大時的調節(jié)，幅值小時，用這種方法就不精確了。為此，本發(fā)明在DA轉換器電路里采用兩級DA芯片共同工作的設計，該設計采用硬件來實現(xiàn)高精度的幅值調節(jié)，用一片高精度的低速DA轉換器的輸出電壓作為高速DA轉換器的參考電壓，在較小的輸出電壓時每一位分辨率對應的電壓值更小，便于在幅值小時對幅值進行調節(jié)，從而提高了系統(tǒng)的精度。信號調理電路包括固定增益放大器、LC濾波器、功率放大器三個部分，由于DA轉換器電路輸出的信號為2Vpp，需要增加固定增益為5的放大器，LC濾波器設置截止頻率為 20M，濾除系統(tǒng)的高次噪聲，功率放大電路增加電流的輸出能力，并且保證輸出信號不因負載的變化而變化。以太網接口 包括網絡變壓器與以太網控制芯片，它可以將該種信號發(fā)生器接入局域網，通過不同的ID識別每一臺儀器，可以通過網絡接受數(shù)據(jù)，實現(xiàn)網絡控制。實施例1
一種半實物信號發(fā)生器，包括上位機1和至少一個下位機2，上位機1上裝載有波形設計仿真軟件，下位機2包括FPGA芯片3、DA轉換器電路9與信號調理電路10，F(xiàn)PGA芯片 3上連接有串行FLASH4、RS232接口 5、電源11、SDRAM存儲器6、時鐘12與以太網接口 13， FPGA芯片3內嵌有Nios II軟核處理器7、DDS模塊8、雙口 RAM14與頻率控制字寄存器15， Nios II軟核處理器7包括CPU處理器71、URAT控制器72、SDRAM控制器73、EPCS控制器 74、以太網控制器75、一號PIO控制器76與二號PIO控制器77，CPU處理器71通過URAT控制器72、SDRAM控制器73、EPCS控制器74、以太網控制器75分別與RS232接口 5、SDRAM存儲器6、串行FLASH4、以太網接口 13通信連接，RS232接口 5、以太網接口 13的另一端均與上位機1通信連接，CPU處理器71通過一號PIO控制器76與雙口 RAM14相連接，雙口 RAM14 的另一端分別與DDS模塊8、DA轉換器電路9相連接，DDS模塊8的另一端依次通過頻率控制字寄存器15、二號PIO控制器77與CPU處理器71相連接，DA轉換器電路9的另一端與信號調理電路10相連接。所述DA轉換器電路9包括一個高速DA轉換器91和一個低速高精度DA轉換器92，高速DA轉換器91的一端與雙口 RAM14相連接，另一端與信號調理電路 10相連接，低速高精度DA轉換器92的一端與雙口 RAM14相連接，另一端作為高速DA轉換器91的基準源輸入。所述信號調理電路10包括固定增益放大器、LC濾波器與功率放大器，該固定增益放大器與高速DA轉換器91的另一端相連接。一種上述半實物信號發(fā)生器的使用方法，該使用方法依次包括以下步驟 第一步先對上位機1內裝載的波形設計仿真軟件進行設置，其設置方法包括界面手
動設置和程序調用自動設置，其設置內容包括通信端口、信號類型、幅值、頻率、相位和高低電平；所述通信端口包括RS232接口 5或以太網接口 13，所述信號類型包括標準波形中的正弦波、三角波與方波；
所述設置內容還包括信號的運算與調制，其設置方法為先完成兩組信號的設置，再選擇運算方式，該運算方式包括加、減、乘運算與信號調制，然后確定，即可結束信號的運算與調制的設置；
當采用界面手動設置方式時，其信號類型還包括任意波形，該任意波形的設置方式為 先打開波形繪制面板，再用鼠標在波形繪制面板中手工繪制想要的波形，然后點擊完成，即可結束任意波形的設置；
所述幅值的最大值為5V，頻率為0. IHz - IOMHz ；
第二步上述設置內容結束后，再在上位機1的屏幕上顯示出仿真波形，如果顯示的仿真波形符合要求，則由該波形設計仿真軟件生成下位機2中DDS模塊8所需的模塊參數(shù)，該模塊參數(shù)包括波形ROM表數(shù)據(jù)、相位累加器初始值與幅值控制信號，然后通過RS232接口 5 或以太網接口 13將該模塊參數(shù)傳送到下位機2 ；
第三步先接通電源11，再通過串行FLASH4對FPGA芯片3進行配置，并對Nios II軟核處理器7進行程序加載，然后由Nios II軟核處理器7通過RS232接口 5或以太網接口 13接收上位機1發(fā)送來的模塊參數(shù)，并將該模塊參數(shù)存入SDRAM存儲器6中，再由CPU處理器71進行運算，然后將運算所得的數(shù)字信號存入雙口 RAM14中，并與DDS模塊8配合將該數(shù)字信號傳給DA轉換器電路9，再由DA轉換器電路9將該數(shù)字信號轉換為模擬信號，然后由信號調理電路10處理，此時即可得到最終信號。由上可見，本發(fā)明不僅精確度較高、直觀性較強、生產成本較低，而且自動化程度較高、應用范圍較廣。
權利要求
1.一種半實物信號發(fā)生器，包括相互連接的上位機(1)和下位機(2)，所述下位機(2) 包括FPGA芯片(3)與DA轉換器電路(9)，F(xiàn)PGA芯片(3)的一端與上位機(1)通信連接，另一端與DA轉換器電路(9)相連接，且在FPGA芯片(3)上連接有電源(11)、串行FLASH (4) 與時鐘(12)，其特征在于所述上位機(1)上裝載有波形設計仿真軟件，所述下位機(2)的數(shù)量至少為一個，且下位機(2)還包括信號調理電路(10)；所述FPGA芯片(3)上還連接有RS232接口(5)、以太網接口(13)與SDRAM存儲器(6)，且在FPGA芯片(3)內設置有Nios II軟核處理器(7)、DDS 模塊(8)、雙口 RAM (14)與頻率控制字寄存器(15)；所述Nios II軟核處理器(7)包括CPU處理器(71)、URAT控制器(72)、SDRAM控制器 (73),EPCS控制器(74)、以太網控制器(75)、一號PIO控制器(76)與二號PIO控制器(77)， CPU處理器(71)通過URAT控制器(72 )、SDRAM控制器(73 )、EPCS控制器(74)、以太網控制器(75)分別與RS232接口(5)、SDRAM存儲器(6)、串行FLASH (4)、以太網接口(13)通信連接，RS232接口(5)、以太網接口(13)的另一端均與上位機(1)通信連接，CPU處理器(71) 通過一號PIO控制器(76)與雙口 RAM (14)相連接，雙口 RAM (14)的另一端分別與DDS模塊(8)、DA轉換器電路(9)相連接，DDS模塊(8)的另一端依次通過頻率控制字寄存器(15)、 二號PIO控制器(77)與CPU處理器(71)相連接，DA轉換器電路(9)的另一端與信號調理電路(10)相連接。
2.根據(jù)權利要求1所述的一種半實物信號發(fā)生器，其特征在于所述上位機(1)為PC 機,所述FPGA芯片(3)采用Altera公司的Cyclone、Cyclone II或Cyclone III系列芯片。
3.根據(jù)權利要求1或2所述的一種半實物信號發(fā)生器，其特征在于所述DA轉換器電路(9 )包括一個高速DA轉換器(91)和一個低速高精度DA轉換器(92 )，高速DA轉換器(91) 的一端與雙口 MM (14)相連接，另一端與信號調理電路(10)相連接，低速高精度DA轉換器(92)的一端與雙口 RAM (14)相連接，另一端作為高速DA轉換器(91)的基準源輸入。
4.根據(jù)權利要求1或2所述的一種半實物信號發(fā)生器，其特征在于所述信號調理電路(10)包括固定增益放大器、LC濾波器與功率放大器，該固定增益放大器與高速DA轉換器 (91)的另一端相連接。
5.一種權利要求1所述的半實物信號發(fā)生器的使用方法，其特征在于該使用方法依次包括以下步驟第一步先對上位機(1)內裝載的波形設計仿真軟件進行設置，其設置方法包括界面手動設置和程序調用自動設置，其設置內容包括通信端口、信號類型、幅值、頻率、相位和高低電平；所述通信端口包括RS232接口(5)或以太網接口(13)，所述信號類型包括標準波形中的正弦波、三角波與方波；第二步上述設置內容結束后，再在上位機(1)的屏幕上顯示出仿真波形，如果顯示的仿真波形符合要求，則由該波形設計仿真軟件生成下位機(2)中DDS模塊(8)所需的模塊參數(shù)，該模塊參數(shù)包括波形ROM表數(shù)據(jù)、相位累加器初始值與幅值控制信號，然后通過RS232 接口(5)或以太網接口( 13)將該模塊參數(shù)傳送到下位機(2)；第三步先接通電源(11)，再通過串行FLASH (4)對FPGA芯片(3)進行配置，并對Nios II軟核處理器(7)進行程序加載，然后由Nios II軟核處理器(7)通過RS232接口(5)或以太網接口(13)接收上位機(1)發(fā)送來的模塊參數(shù)，并將該模塊參數(shù)存入SDRAM存儲器(6)中，再由CPU處理器(71)進行運算，然后將運算所得的數(shù)字信號存入雙口 RAM (14)中，并與DDS模塊(8 )配合將該數(shù)字信號傳給DA轉換器電路(9 )，再由DA轉換器電路(9 )將該數(shù)字信號轉換為模擬信號，然后由信號調理電路(10)處理，此時即可得到最終信號。
6.根據(jù)權利要求6所述的一種半實物信號發(fā)生器的使用方法，其特征在于所述第一步中的設置內容還包括信號的運算與調制，其設置方法為先完成兩組信號的設置，再選擇運算方式，該運算方式包括加、減、乘運算與信號調制，然后確定，即可結束信號的運算與調制的設置。
7.根據(jù)權利要求5或6所述的一種半實物信號發(fā)生器的使用方法，其特征在于所述第一步中，當采用界面手動設置方式時，其信號類型還包括任意波形，該任意波形的設置方式為先打開波形繪制面板，再用鼠標在波形繪制面板中手工繪制想要的波形，然后點擊完成，即可結束任意波形的設置。
8.根據(jù)權利要求5或6所述的一種半實物信號發(fā)生器的使用方法，其特征在于所述第一步中，幅值的最大值為5V，頻率為0. IHz - IOMHz。
全文摘要
一種半實物信號發(fā)生器，包括實物與非實物部分，非實物部分為裝載有波形設計仿真軟件的上位機，實物部分為下位機，該下位機包括DA轉換器電路、信號調理電路與內嵌有NiosII軟核處理器的FPGA芯片，使用時，非實物部分通過手動或程序調用自動的方式設置仿真波形的參數(shù)，若顯示的仿真波形符合要求，則生成、傳輸模塊參數(shù)給下位機，再由NiosII軟核處理器、雙口RAM、DDS模塊配合以將經處理的數(shù)字信號傳給DA轉換器電路，最后由DA轉換器電路、信號調理電路處理后即可得到最終信號。本設計不僅精確度較高、直觀性較強、生產成本較低，而且自動化程度較高、應用范圍較廣。
文檔編號G06F1/02GK102426472SQ20111023950
公開日2012年4月25日 申請日期2011年8月19日 優(yōu)先權日2011年8月19日
發(fā)明者劉暢, 孟磊, 徐華中 申請人:劉暢, 孟磊, 徐華中