專利名稱：一種準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用快速譯碼協(xié)處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信道編解碼技術(shù)領(lǐng)域，尤其涉及一種準(zhǔn)循環(huán)低密度校驗(yàn)矩陣碼的通用快速譯碼協(xié)處理器。
背景技術(shù)：
信道編碼技術(shù)作為保證通信系統(tǒng)可靠傳輸?shù)幕炯夹g(shù)，在近十年來得到了飛速發(fā)展，以Turbo碼、低密度奇偶校驗(yàn)碼(LDPC^g)為代表的一大批性能能夠逼近理論極限的信道編碼相繼被發(fā)現(xiàn)并得到深入研究，其中LDPC碼在近幾年尤其得到了關(guān)注，在各項(xiàng)通信標(biāo)準(zhǔn)的制定中，它被廣泛認(rèn)為能夠取代Turbo碼，成為下一代通信系統(tǒng)的主要信道編碼方案。LDPC碼以其接近香農(nóng)極限的優(yōu)異性能和可并行解碼的譯碼結(jié)構(gòu)，得到了廣泛青睞，成為第二代數(shù)字電視廣播(DVB-S》、移動(dòng)多媒體廣播(CMMB)和數(shù)字電視地面廣播 (DTMB)等通信標(biāo)準(zhǔn)的選用信道編碼，且在通信領(lǐng)域得到越來越廣泛應(yīng)用。這些標(biāo)準(zhǔn)中，準(zhǔn)循環(huán)LDPC碼(Quasi-cyclic LDPC, QC-LDPC碼)以其逼近香農(nóng)限的解碼門限和并行的譯碼結(jié)構(gòu)，成為目前最受青睞的信源壓縮編碼之一。QC-LDPC碼校驗(yàn)矩陣H具有以下結(jié)構(gòu)
權(quán)利要求
1.一種準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用快速譯碼協(xié)處理器，其特征在于，該協(xié)處理器包括輸入單元，用于接收輸入的信道信息，并經(jīng)過串并變換，將P個(gè)信道信息合成一個(gè)位寬較大的數(shù)據(jù)傳送給RAM輸入控制器，同時(shí)提供輸入地址；在輸入完成時(shí)，向譯碼地址生成單元提供輸入完成指示信號(hào)；配置單元，用于根據(jù)外部的配置地址和配置數(shù)據(jù)信號(hào)實(shí)現(xiàn)譯碼校驗(yàn)矩陣信息的配置； 譯碼地址生成單元，用于在輸入完成指示信號(hào)的啟動(dòng)下，根據(jù)配置單元的信息生成和積運(yùn)算的運(yùn)算地址，并給出當(dāng)前配置信息；輸出單元，用于接收到譯碼地址生成單元提供的運(yùn)算完成指示信號(hào)后，向RAM輸出控制器發(fā)送讀出地址，并將讀出的P路碼字譯碼結(jié)果數(shù)據(jù)串行輸出；RAM輸入控制器，用于在信道信息輸入時(shí)選擇信道信息地址和信道信息數(shù)據(jù)，否則選擇運(yùn)算出地址和運(yùn)算出數(shù)據(jù)，作為RAM的輸入地址和輸入數(shù)據(jù)輸入給RAM ；單塊寬口存儲(chǔ)單元，用于存儲(chǔ)譯碼的和信息Aj k與外信息氏k，由RAM輸入控制器提供輸入地址和數(shù)據(jù)，由RAM輸出控制器提供輸出地址，并將輸出數(shù)據(jù)返回給RAM輸出控制器； RAM輸出控制器，用于在譯碼結(jié)果輸出時(shí)選擇譯碼結(jié)果地址和譯碼結(jié)果數(shù)據(jù)，否則選擇運(yùn)算入地址和運(yùn)算入數(shù)據(jù)，作為RAM的輸出地址和輸出數(shù)據(jù)信號(hào)與RAM相連接，譯碼結(jié)果數(shù)據(jù)即為和信息的符號(hào)；運(yùn)算輸出控制單元，用于根據(jù)運(yùn)算地址，將輸入和信息Ajk與外信息I^ik合并為一路數(shù)據(jù)，供給RAM輸入控制器；并行運(yùn)算組單元，用于根據(jù)運(yùn)算輸入控制單元輸入的和信息Λ JJt與外信息氏k，實(shí)現(xiàn)ρ 路并行和積運(yùn)算，并將更新的和信息Λ u與外信息氏』輸出給運(yùn)算輸出控制單元；同時(shí)，傳遞運(yùn)算地址和配置信息給運(yùn)算輸出控制單元；運(yùn)算輸入控制單元，用于根據(jù)運(yùn)算入地址，將運(yùn)算入數(shù)據(jù)拆分為和信息A^t與外信息 Rijt,供給運(yùn)算單元；并傳遞運(yùn)算地址和配置信息給運(yùn)算單元。
2.根據(jù)權(quán)利要求1所述的準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用快速譯碼協(xié)處理器，其特征在于，所述配置單元在實(shí)現(xiàn)譯碼校驗(yàn)矩陣信息的配置時(shí)，配置內(nèi)容包含準(zhǔn)循環(huán)矩陣的每一行塊的有效循環(huán)塊的數(shù)目、每一個(gè)循環(huán)塊的偏移量及該循環(huán)塊的位置。
3.根據(jù)權(quán)利要求1所述的準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用快速譯碼協(xié)處理器，其特征在于，所述單塊寬口存儲(chǔ)單元存儲(chǔ)譯碼的和信息A^t與外信息氏』分別表示校驗(yàn)陣的第j 個(gè)列塊的第k個(gè)和信息與校驗(yàn)陣的第i個(gè)行塊的第k個(gè)外信息，單塊寬口存儲(chǔ)單元中的每一個(gè)數(shù)據(jù)為P個(gè)和信息Λ JJt與外信息Iii k的組合，和信息Λ JJt初始化為信道信息，外信息 Rijt初始化為0。
4.根據(jù)權(quán)利要求1所述的準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用快速譯碼協(xié)處理器，其特征在于，所述單塊寬口存儲(chǔ)單元存儲(chǔ)譯碼的和信息Λ JJt與外信息氏k，在實(shí)際譯碼時(shí)，對于特定的第i行塊第j個(gè)列塊的第k行的外信息Rm k，這一行中的所有Rm k(0 ^ j < N)，僅包含一個(gè)最小值Hi1、次最小值m2、各自的符號(hào)、(0彡d < dJc, dje表示第j行的非0塊的個(gè)數(shù))， 因此Ri,」k(0彡j < N)這一行的外信息可以壓縮存儲(chǔ)為Ri k = [Iii1, m2，index, S1, S1,..., SdjJ ；由于處理器是P行并行處理的，所以氏C1 I^i lri應(yīng)該存儲(chǔ)在一起，以便它們可以同時(shí)被讀出；對于和信息Ajk，其Aj tl Aj jri也存儲(chǔ)在一起，以便ρ行的并行處理。
5.根據(jù)權(quán)利要求1所述的準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用快速譯碼協(xié)處理器，其特征在于，所述譯碼地址生成單元首先生成一個(gè)行塊的外信息氏―C1 Ruri的地址，然后生成該行塊內(nèi)各塊對應(yīng)的和信息Λ' Uj—0 JW Ijjri,并將該行塊的有效循環(huán)塊的數(shù)目、當(dāng)前循環(huán)塊的偏移量及當(dāng)前循環(huán)塊的位置信息傳遞給RAM輸出控制器。
6.根據(jù)權(quán)利要求1所述的準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用快速譯碼協(xié)處理器，其特征在于，所述并行運(yùn)算組單元包含P個(gè)串行運(yùn)算器，完成P路并行數(shù)據(jù)的運(yùn)算；該P(yáng)個(gè)串行運(yùn)算器串行級(jí)連的執(zhí)行和運(yùn)算與積運(yùn)算，在運(yùn)算時(shí)，每進(jìn)行一次新的和積運(yùn)算時(shí)，輸入初始指示信號(hào)和維度數(shù)量信號(hào)D印th(D印th =知)，并輸入外信息存儲(chǔ)單元串行提供和信息Ajk 與外信息氏―k，運(yùn)算器輸出更新的氏―k和Λ J k,傳送到數(shù)據(jù)總線。
7.根據(jù)權(quán)利要求6所述的準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用快速譯碼協(xié)處理器，其特征在于，所述輸入初始指示信號(hào)和維度數(shù)量信號(hào)Depth根據(jù)運(yùn)算單元傳遞過來的配置信息確定，配置信息中每行塊中非0塊的個(gè)數(shù)即為維度數(shù)量信號(hào)D印th，運(yùn)算單元對其處理的塊的數(shù)量進(jìn)行計(jì)數(shù)，若當(dāng)前塊的數(shù)量等于配置信中前i行的非0塊的個(gè)數(shù)之和，則輸入初始指示信號(hào)有效，否則輸入初始指示信號(hào)無效。
8.根據(jù)權(quán)利要求1所述的準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用快速譯碼協(xié)處理器，其特征在于，所述運(yùn)算輸入控制單元將串行輸入的運(yùn)算入數(shù)據(jù)，通過解復(fù)用模塊解復(fù)用為外信息 Rlo Rijri與和信息Λ J 0 Λ J ^1兩路信號(hào)，然后解壓縮模塊將壓縮的外信息RiJ Ri lri 解壓為Ry』 R^lri，旋轉(zhuǎn)模塊將和信息Λ。 A^ri旋轉(zhuǎn)移位到與外信息列對齊，同時(shí)通過延時(shí)線傳遞運(yùn)算地址和配置信息。
9.根據(jù)權(quán)利要求1所述的準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用快速譯碼協(xié)處理器，其特征在于，所述運(yùn)算輸出控制單元通過壓縮模塊將外信息氏，。 Ri, R1壓縮為氏―。 I^lri，通過旋轉(zhuǎn)模塊將和信息旋轉(zhuǎn)移位為Λ。 A^ri,最后通過復(fù)用模塊將兩路信息復(fù)用為一路運(yùn)算出數(shù)據(jù)，同時(shí)通過延時(shí)線傳遞運(yùn)算地址和配置信息。
全文摘要
本發(fā)明公開了一種準(zhǔn)循環(huán)低密度奇偶校驗(yàn)碼的通用快速譯碼協(xié)處理器，通過配置單元實(shí)現(xiàn)對低密度校驗(yàn)碼的矩陣特征的配置，通過單塊寬口存儲(chǔ)單元實(shí)現(xiàn)對信道信息和譯碼外信息的統(tǒng)一存儲(chǔ)，通過運(yùn)算輸入控制單元和運(yùn)算輸出控制單元完成對各種不同校驗(yàn)陣譯碼數(shù)據(jù)的統(tǒng)一格式并行調(diào)度，這些統(tǒng)一格式的并行調(diào)度數(shù)據(jù)經(jīng)過多路并行運(yùn)算單元一次完成和運(yùn)算與積運(yùn)算，從而實(shí)現(xiàn)通用快速譯碼。采用本發(fā)明方案的協(xié)處理器，僅用一塊存儲(chǔ)資源，實(shí)現(xiàn)了存儲(chǔ)資源的集中管理；運(yùn)算單元可以一次完成和運(yùn)算與積運(yùn)算，且對各種不同維度的和節(jié)點(diǎn)和積節(jié)點(diǎn)均適用；可通過配置單元存儲(chǔ)各種不同準(zhǔn)循環(huán)低密度校驗(yàn)碼的信息，實(shí)現(xiàn)各種不同碼的通用協(xié)處理譯碼。
文檔編號(hào)H04L1/00GK102480336SQ20101057381
公開日2012年5月30日 申請日期2010年11月30日 優(yōu)先權(quán)日2010年11月30日
發(fā)明者李婧, 梁利平, 管武 申請人:中國科學(xué)院微電子研究所