專利名稱：一種串行通訊數(shù)據(jù)奇偶校驗的裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型屬于通信系統(tǒng)中的信道編碼技術(shù)領(lǐng)域，特別涉及到一種串行通訊數(shù)據(jù)奇偶校驗的裝置。
技術(shù)背景 串行數(shù)據(jù)通訊廣泛應(yīng)用于各種計算機通信系統(tǒng)中，例如RS232串行通信標(biāo)準(zhǔn)、以太網(wǎng)通信等都涉及到串行數(shù)據(jù)通訊。在串行通訊中，常常使用奇偶校驗來發(fā)現(xiàn)信息傳輸?shù)腻e誤。目前，常見的串行通訊奇偶校驗主要是通過集成在系統(tǒng)中或采用專用芯片中來實現(xiàn)的，這種方式使用方便，但是使用上受到系統(tǒng)資源的限制，不利于系統(tǒng)小型化設(shè)計，系統(tǒng)集成度不高。

實用新型內(nèi)容本實用新型的目的是提供一種簡單、可靠、使用資源少、能夠在可編程邏輯器件中實現(xiàn)的串行通訊數(shù)據(jù)奇偶校驗裝置，以實現(xiàn)系統(tǒng)小型化設(shè)計，提高系統(tǒng)集成度。為實現(xiàn)上述目的，本實用新型的串行通訊數(shù)據(jù)奇偶校驗的裝置是用可編程邏輯器件來實現(xiàn)的，該裝置是用可編程邏輯器件來實現(xiàn)，該可編程邏輯器件中包括一個D觸發(fā)器和一個異或邏輯，異或邏輯的兩個輸入端分別與串行數(shù)據(jù)和D觸發(fā)器的正輸出端相連，異或邏輯的輸出端與D觸發(fā)器的數(shù)據(jù)端相連。所述可編程邏輯器件為CPLD或FPGA。本實用新型的串行通訊數(shù)據(jù)奇偶校驗裝置的校驗過程如下( I)使用D觸發(fā)器的清零端將D觸發(fā)器清零；(2)在采樣時鐘的上升沿將串行數(shù)據(jù)與D觸發(fā)器的正端輸出的異或值移入D觸發(fā)器；(3) D觸發(fā)器的正端輸出為‘0’表示當(dāng)前收到的串行數(shù)據(jù)包含偶數(shù)個‘I’ ；D觸發(fā)器的負端輸出為‘0’表示當(dāng)前收到的串行數(shù)據(jù)包含奇數(shù)個‘I’。本實用新型的串行通訊數(shù)據(jù)奇偶校驗裝置使用一個D觸發(fā)器和一個異或邏輯實現(xiàn)串行通訊數(shù)據(jù)奇偶校驗，也能在發(fā)送時在數(shù)據(jù)位后附加上適當(dāng)奇偶校驗位，能夠高效、方便、準(zhǔn)確的實現(xiàn)對串行數(shù)據(jù)的奇偶性檢查。電路簡單，使用資源極少，有利于集成在各種串行通訊的系統(tǒng)中。

圖I是本實用新型的串行通訊奇偶校驗裝置原理示意圖；圖2是本實用新型實施例中串行數(shù)據(jù)接收波形圖。
具體實施方式
[0014]
以下結(jié)合附圖對本實用新型的具體實施方式
做進一步說明。本實用新型的串行通訊奇偶校驗裝置如圖I所示，包括FPGA，F(xiàn)PGA中僅包含D觸發(fā)器I和一個異或邏輯，異或邏輯的兩個輸入端分別與串行數(shù)據(jù)和D觸發(fā)器的正輸出端相連，異或邏輯的輸出端與D觸發(fā)器的數(shù)據(jù)端相連，用于檢測和記錄當(dāng)前數(shù)據(jù)的奇偶性。其校驗過程如下在收發(fā)數(shù)據(jù)前需要使用狀態(tài)清除4將D觸發(fā)器I狀態(tài)清為‘0’，即D觸發(fā)器正輸出端偶校驗5為‘0’ ；D觸發(fā)器在每個數(shù)據(jù)采樣時鐘3的上升沿將串行數(shù)據(jù)2與偶校驗5進行異或，其異或結(jié)果輸入到D觸發(fā)器中，作為校驗結(jié)果。其中，與串行數(shù)據(jù)2進行異或的偶校驗5是數(shù)據(jù)采樣時鐘3的上個時鐘信號的偶校驗5。如果當(dāng)前的串行數(shù)據(jù)2與偶校驗5數(shù)據(jù)相同，則偶校驗5為‘0’否則為‘I’。其結(jié)果為，偶校驗5為‘0’表示收發(fā)的數(shù)據(jù)中包含偶數(shù)個‘1’，奇校驗6為‘0’表示收發(fā)的數(shù)據(jù)包含奇數(shù)個‘I’。接收波形如圖2所示，圖中21表示數(shù)據(jù)采樣時鐘信號，22表示串行數(shù)據(jù)，23表示當(dāng)前接收到的串行數(shù)據(jù)，24表示當(dāng)前數(shù)據(jù)的偶校驗。若發(fā)送的數(shù)據(jù)為10011010，包括7位 數(shù)據(jù)和I位偶校驗，其校驗過程如下首先用D觸發(fā)器的清零端將D觸發(fā)器清零，使D觸發(fā)器的初始狀態(tài)為‘0’，在21的第一個上升沿時，23收到的數(shù)據(jù)為‘1’，則當(dāng)前數(shù)據(jù)的偶校驗就是數(shù)據(jù)‘I’與D觸發(fā)器初始狀態(tài)‘0’的異或結(jié)果，即24為‘I’，并把這個結(jié)果保存作為D觸發(fā)器的下個狀態(tài)，用于計算收到第二位數(shù)據(jù)時的偶校驗。以此類推在21的第七個上升沿時，23收到的數(shù)據(jù)為‘I’，而此時D觸發(fā)器的狀態(tài)就是D觸發(fā)器在21的上一個上升沿所保存數(shù)據(jù)‘I’，則當(dāng)前數(shù)據(jù)的偶校驗就是數(shù)據(jù)‘I’與D觸發(fā)器正輸出端‘I’的異或結(jié)果，此時24為‘0’，也就是說收到的前7位數(shù)據(jù)有偶數(shù)個‘I’，這與所收到數(shù)據(jù)的最后一位偶校驗位為‘0’ 一致,表不本次傳輸正確。本實用新型能夠高效、方便、準(zhǔn)確的實現(xiàn)對串行數(shù)據(jù)的奇偶性檢查。電路簡單，使用資源極少，有利于集成在各種串行通訊的系統(tǒng)中。
權(quán)利要求1.一種串行通訊數(shù)據(jù)奇偶校驗裝置，其特征在于，該裝置是用可編程邏輯器件來實現(xiàn)，該可編程邏輯器件中包括一個D觸發(fā)器和一個異或邏輯，異或邏輯的兩個輸入端分別與串行數(shù)據(jù)和D觸發(fā)器的正輸出端相連，異或邏輯的輸出端與D觸發(fā)器的數(shù)據(jù)端相連。
2.據(jù)權(quán)利要求I所述的串行通訊數(shù)據(jù)奇偶校驗裝置，其特征在于所述可編程邏輯器件為CPLD或FPGA。
專利摘要本實用新型涉及一種串行通訊數(shù)據(jù)奇偶校驗的裝置，這個串行通訊數(shù)據(jù)奇偶校驗的裝置是通過可編程邏輯器件來實現(xiàn)的。該可編程邏輯器件通過使用了一個D觸發(fā)器和一個異或邏輯實現(xiàn)了串行通訊數(shù)據(jù)奇偶校驗。其校驗過程是在采樣時鐘的上升沿將串行數(shù)據(jù)與Ｄ觸發(fā)器正端輸出的異或值移入Ｄ觸發(fā)器中。本實用新型能夠?qū)崿F(xiàn)串行通信數(shù)據(jù)接收過程中奇偶性的檢查，也能在發(fā)送時在數(shù)據(jù)位后附加上適當(dāng)奇偶校驗位。該裝置占用資源極少，有利于產(chǎn)品的小型化設(shè)計，提高系統(tǒng)集成度。
文檔編號G06F11/10GK202433889SQ20112053269
公開日2012年9月12日 申請日期2011年12月19日 優(yōu)先權(quán)日2011年12月19日
發(fā)明者劉中海 申請人:中國航空工業(yè)集團公司洛陽電光設(shè)備研究所