基于fpga的dds信號(hào)發(fā)生器的制造方法
【專利摘要】基于FPGA的DDS信號(hào)發(fā)生器，涉及DDS信號(hào)發(fā)生器，本實(shí)用新型為了解決目前基于DDS芯片的信號(hào)發(fā)生器存在輸出波形固定、缺乏遠(yuǎn)程控制及靈活性差的問題，本實(shí)用新型包括遠(yuǎn)程輸入、藍(lán)牙模塊、32位累加器、ROM、數(shù)模轉(zhuǎn)換電路、電流轉(zhuǎn)電壓電路、二階有源低通濾波器和幅度調(diào)節(jié)電路，遠(yuǎn)程輸入與藍(lán)牙模塊無線通信，藍(lán)牙模塊與32位累加器連通，32位累加器與ROM連通，ROM的輸出端與數(shù)模轉(zhuǎn)換電路連通，數(shù)模轉(zhuǎn)換電路與電流轉(zhuǎn)電壓電路連通，電流轉(zhuǎn)電壓電路的輸出端與二階有源低通濾波器連通，二階有源低通濾波器的輸出端與幅度調(diào)節(jié)電路連通，幅度調(diào)節(jié)電路的輸出端為DDS信號(hào)發(fā)生器的輸出端。本實(shí)用新型適用于DDS信號(hào)發(fā)生器。
【專利說明】基于FPGA的DDS信號(hào)發(fā)生器

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及DDS信號(hào)發(fā)生器。

【背景技術(shù)】
[0002]信號(hào)發(fā)生器作為一種基本電子設(shè)備廣泛的應(yīng)用于教學(xué)、科研中。隨著可編程邏輯器件(FPGA)的不斷發(fā)展，直接頻率合成(DDS)技術(shù)應(yīng)用的愈加成熟，使得基于DDS芯片的信號(hào)發(fā)生器得以廣泛應(yīng)用。
[0003]但目前基于DDS芯片的信號(hào)發(fā)生器存在輸出波形固定、缺乏遠(yuǎn)程控制及靈活性差的問題。
實(shí)用新型內(nèi)容
[0004]本實(shí)用新型的目的是為了解決目前基于DDS芯片的信號(hào)發(fā)生器存在輸出波形固定、缺乏遠(yuǎn)程控制及靈活性差的問題，提供一種基于FPGA的DDS信號(hào)發(fā)生器。
[0005]基于FPGA的DDS信號(hào)發(fā)生器，它包括遠(yuǎn)程輸入、藍(lán)牙模塊、32位累加器、ROM、數(shù)模轉(zhuǎn)換電路、電流轉(zhuǎn)電壓電路、二階有源低通濾波器和幅度調(diào)節(jié)電路，遠(yuǎn)程輸入與藍(lán)牙模塊通過無線信號(hào)通信，藍(lán)牙模塊的信號(hào)輸出端與32位累加器的信號(hào)輸入端連通，32位累加器的信號(hào)輸出端與ROM的信號(hào)輸入端連通，ROM的信號(hào)輸出端與數(shù)模轉(zhuǎn)換電路的信號(hào)輸入端連通，數(shù)模轉(zhuǎn)換電路的信號(hào)輸出端與電流轉(zhuǎn)電壓電路的信號(hào)輸入端連通，電流轉(zhuǎn)電壓電路的信號(hào)輸出端與二階有源低通濾波器的信號(hào)輸入端連通，二階有源低通濾波器的信號(hào)輸出端與幅度調(diào)節(jié)電路的信號(hào)輸入端連通，幅度調(diào)節(jié)電路的信號(hào)輸出端為DDS信號(hào)發(fā)生器的輸出端。
[0006]本實(shí)用新型利用DDS原理在FPGA平臺(tái)上實(shí)現(xiàn)了多種波形信號(hào)發(fā)生，并且通過遠(yuǎn)程輸入頻率控制字M，實(shí)現(xiàn)了能根據(jù)要求在線更新波形信號(hào)的發(fā)生，具有遠(yuǎn)程控制的特點(diǎn)，能產(chǎn)生不同頻率、幅度的正弦波、三角波、矩形波信號(hào)，滿足預(yù)定指標(biāo)的多波形輸出，仿真和實(shí)測結(jié)果均證實(shí)了其靈活性和可靠性。

【專利附圖】

【附圖說明】
[0007]圖1為本實(shí)用新型的系統(tǒng)結(jié)構(gòu)示意圖，圖2為【具體實(shí)施方式】二數(shù)模轉(zhuǎn)換電路的電路圖，圖3為【具體實(shí)施方式】三的電流轉(zhuǎn)電壓電路的電路圖，圖4為【具體實(shí)施方式】四的二階有源低通濾波器的電路圖，圖5為【具體實(shí)施方式】五的幅度調(diào)節(jié)電路的電路圖，圖6為【具體實(shí)施方式】六的DDS程序流程圖，圖7為【具體實(shí)施方式】六的輸出正弦波時(shí)序仿真波形圖，圖8為【具體實(shí)施方式】六的輸出正弦波的波形圖，圖9為【具體實(shí)施方式】六的輸出三角波的波形圖，圖10為【具體實(shí)施方式】六的輸出方波的波形圖。

【具體實(shí)施方式】
[0008]【具體實(shí)施方式】一:結(jié)合圖1說明本實(shí)施方式，本實(shí)施方式所述基于FPGA的DDS信號(hào)發(fā)生器，它包括遠(yuǎn)程輸入1、藍(lán)牙模塊2、32位累加器3、R0M4、數(shù)模轉(zhuǎn)換電路5、電流轉(zhuǎn)電壓電路6、二階有源低通濾波器7和幅度調(diào)節(jié)電路8，遠(yuǎn)程輸入I與藍(lán)牙模塊2通過無線信號(hào)通信，藍(lán)牙模塊2的信號(hào)輸出端與32位累加器3的信號(hào)輸入端連通，32位累加器3的信號(hào)輸出端與R0M4的信號(hào)輸入端連通，R0M4的信號(hào)輸出端與數(shù)模轉(zhuǎn)換電路5的信號(hào)輸入端連通，數(shù)模轉(zhuǎn)換電路5的信號(hào)輸出端與電流轉(zhuǎn)電壓電路6的信號(hào)輸入端連通，電流轉(zhuǎn)電壓電路6的信號(hào)輸出端與二階有源低通濾波器7的信號(hào)輸入端連通，二階有源低通濾波器7的信號(hào)輸出端與幅度調(diào)節(jié)電路8的信號(hào)輸入端連通，幅度調(diào)節(jié)電路8的信號(hào)輸出端為DDS信號(hào)發(fā)生器的輸出端。
[0009]本實(shí)用新型利用藍(lán)牙模塊2，將遠(yuǎn)程輸入I的頻率控制字M輸入到32位累加器3進(jìn)行累加運(yùn)算，截取32位累加器3的第24到第30位作為R0M(只讀存儲(chǔ)器)4的地址，只讀存儲(chǔ)器R0M4中存儲(chǔ)8位的數(shù)字波形數(shù)據(jù)；R0M4在累加器的控制下，輸出8位的數(shù)字波形數(shù)據(jù)，經(jīng)過數(shù)模轉(zhuǎn)換電路5轉(zhuǎn)換為模擬量，因?yàn)閿?shù)模轉(zhuǎn)換電路5輸出的是電流的形式，所以通過電壓轉(zhuǎn)電流電路6轉(zhuǎn)換為電壓形式的模擬波形，但其中還含有大量的高頻成分，為了輸出頻率純凈的信號(hào)波形，再通過一個(gè)二階的有源低通濾波器7，最后為了調(diào)節(jié)輸出信號(hào)的峰峰值，再引入一個(gè)幅度調(diào)節(jié)電路8，實(shí)現(xiàn)了滿足預(yù)定指標(biāo)的、可靠的多波形輸出。
[0010]根據(jù)直接數(shù)字頻率合成理論將系統(tǒng)的頻率分辨率及輸出頻率寫為:
[0011]f狐今⑴
[0012]其中felk和N為系統(tǒng)時(shí)鐘和位寬，M為頻率控制字，利用信號(hào)相位與時(shí)間成線性關(guān)系的特性，直接對所需信號(hào)進(jìn)行抽樣、量化和映射，輸出頻率可調(diào)的信號(hào)波形。每個(gè)時(shí)鐘周期內(nèi)，由頻率控制字M決定相位增量的大小以控制輸出頻率。由式子可以看出fdl^PN也關(guān)系著D/A轉(zhuǎn)換的頻率，位寬N越大、時(shí)鐘f；lk越低，分辨率越高，但系統(tǒng)時(shí)鐘變低，也會(huì)降低最大的輸出頻率，以及一個(gè)周期波形的采樣數(shù)值的輸出個(gè)數(shù)。
[0013]【具體實(shí)施方式】二:結(jié)合圖2說明本實(shí)施方式，本實(shí)施方式是對【具體實(shí)施方式】一所述基于FPGA的DDS信號(hào)發(fā)生器的進(jìn)一步限定，數(shù)模轉(zhuǎn)換電路5采用DAC0832。
[0014]數(shù)模轉(zhuǎn)換電路5采用DAC0832，DAC0832是8位分辨率的倒T型電阻網(wǎng)絡(luò)型D/A轉(zhuǎn)換器。根據(jù)對DAC0832的數(shù)據(jù)鎖存器和DAC寄存器的不同控制方式，DAC0832有三種工作方式:直通方式、單緩沖方式和雙緩沖方式；本實(shí)用新型使用的是直通的工作方式。DAC0832邏輯輸入滿足TTL電平，可直接與TTL電路或微機(jī)電路連接。
[0015]【具體實(shí)施方式】三:結(jié)合圖3說明本實(shí)施方式，本實(shí)施方式是對【具體實(shí)施方式】一所述基于FPGA的DDS信號(hào)發(fā)生器的進(jìn)一步限定，電流轉(zhuǎn)電壓電路6采用NE5532。
[0016]由于DAC0832的轉(zhuǎn)換結(jié)果以電流形式輸出。為了得到模擬電壓信號(hào)，需要通過一個(gè)高輸入阻抗的線性運(yùn)算放大器。運(yùn)放的反饋電阻可通過RFB端引用片內(nèi)固有電阻，也可外接。為了將DAC0832轉(zhuǎn)換得到的模擬電流值轉(zhuǎn)換為模擬的電壓值，在ADC0832的輸出端接了由運(yùn)放NE5532構(gòu)成的電流轉(zhuǎn)電壓電路，如圖3所示。
[0017]NE5532是高性能低噪聲雙運(yùn)算放大器(雙運(yùn)放)集成電路。與很多標(biāo)準(zhǔn)運(yùn)放相似，但它具有更好的噪聲性能，優(yōu)良的輸出驅(qū)動(dòng)能力及相當(dāng)高的小信號(hào)帶寬，電源電壓范圍大等特點(diǎn)。因此很適合應(yīng)用在高品質(zhì)和專業(yè)音響設(shè)備、儀器、控制電路及電話通道放大器。
[0018]DAC0832的轉(zhuǎn)換電流輸出為:
[0019]離 U—?(2)
ουτι 15Α?256
______ rvRBF ,,255-Digital_Input⑴
[o_ W:涵X-^--⑴
[0021]電流轉(zhuǎn)電壓輸出為:
[0022]Vout = -(1unXR19)(4)。
[0023]【具體實(shí)施方式】四:結(jié)合圖4說明本實(shí)施方式，本實(shí)施方式是對【具體實(shí)施方式】一所述基于FPGA的DDS信號(hào)發(fā)生器的進(jìn)一步限定，二階有源低通濾波器7采用NE5532。
[0024]二階有源低通濾波器也采用運(yùn)放NE5532，其截止頻率設(shè)計(jì)為6KHz，函數(shù)信號(hào)發(fā)生器的輸出最高頻率是20KHz，根據(jù)實(shí)際調(diào)試中出現(xiàn)的情況:將低通濾波器的截止頻率設(shè)計(jì)為6KHz時(shí)，輸出的波形頻率純凈，如果提高低通濾波器的截止頻率，輸出波形就會(huì)有高頻成分，如果降低截止頻率就會(huì)降低輸出波形的最高頻率。二階有源低通濾波器如圖4所示。
[0025]其特征頻率為:
[0026]J0=~~(5)
0 InRC
[0027]將R = 1ΚΩ ,C = 1nF帶入式5計(jì)算得fQ = 16KHz。二階低通濾波器的通帶截止頻率為:fp = 0.37f。，將fQ = 16KHz帶入計(jì)算得截止頻率fp = 5.92KHz，通帶放大倍數(shù)為I。
[0028]【具體實(shí)施方式】五:結(jié)合圖5說明本實(shí)施方式，本實(shí)施方式是對【具體實(shí)施方式】一所述基于FPGA的DDS信號(hào)發(fā)生器的進(jìn)一步限定，幅度調(diào)節(jié)電路8采用NE5532。
[0029]為了實(shí)現(xiàn)輸出波形的幅度可調(diào)，在函數(shù)信號(hào)發(fā)生器的輸出端連接一個(gè)電壓跟隨器，并用一個(gè)滑動(dòng)變阻器調(diào)節(jié)輸出的波形峰值。幅度調(diào)接電路8由運(yùn)放NE5532構(gòu)成，如圖5所示。
[0030]【具體實(shí)施方式】六:結(jié)合圖6至圖10說明本實(shí)施方式，本實(shí)施方式是對【具體實(shí)施方式】一所述基于FPGA的DDS信號(hào)發(fā)生器的進(jìn)一步限定，幅度調(diào)節(jié)電路8還包括IXD顯示器，LCD顯示器的信號(hào)輸入端與幅度調(diào)節(jié)電路(8)的信號(hào)輸出端連通。
[0031]IXD顯示器用于即時(shí)顯示波形信號(hào)的類型、頻率和幅值。
[0032]結(jié)合圖6說明本實(shí)用新型的具體應(yīng)用過程:
[0033]DDS程序流程圖如圖6所示，32位累加器對輸出的頻率控制字進(jìn)行不斷的累加，取32位累加器的的第24到第30位作為ROM的地址，根據(jù)32位累加器的第32位和第31位的值對ROM地址和ROM輸出數(shù)據(jù)做如下處理:
[0034]I)第32位等于O且第31位等于0，則ROM地址和ROM輸出數(shù)據(jù)不變；
[0035]2)第32位等于O且第31位等于1，則ROM地址取反但ROM輸出數(shù)據(jù)不變；
[0036]3)第32位等于I且第31位等于0，則ROM地址不變但ROM輸出數(shù)據(jù)取反；
[0037]4)第32位等于O且第31位等于0，則ROM地址取反和ROM輸出數(shù)據(jù)也取反。
[0038]DDS輸出正弦波的時(shí)序仿真波形如圖7所示。第一個(gè)信號(hào)是10MHz系統(tǒng)時(shí)鐘clk，第二個(gè)信號(hào)是復(fù)位信號(hào)rst_n，第三個(gè)信號(hào)是累加器add，第四個(gè)信號(hào)是累加器的高8位即ROM地址，第六個(gè)信號(hào)是ROM輸出即波形數(shù)據(jù)。
[0039]結(jié)合圖8至圖10說明硬件調(diào)試:
[0040]該信號(hào)發(fā)生器可以輸出一定功率的幅度、頻率可調(diào)的正弦波、方波、三角波信號(hào)。該信號(hào)發(fā)生器輸出波形的頻率分辨率為1Hz、輸出頻率范圍:lHZ-20kHZ，輸出電壓范圍:50mV-lVo
[0041 ] 由于低通濾波器的電容對輸出三角波和方波的充放電影響，輸出三角波和方波的頻率越高，影響越嚴(yán)重，導(dǎo)致輸出的波形失真。經(jīng)過測量，三角波的輸出不失真的頻率為5KHz左右，輸出方波不失真的頻率為2KHz左右。由于DDS采用全數(shù)字結(jié)構(gòu)，不可避免地引入了散雜。其來源主要有三個(gè):相位累加器相位舍入誤差造成的散雜；幅度量化誤差造成的散雜和DAC非理想特性造成的散雜。
[0042]函數(shù)信號(hào)發(fā)生器輸出頻率為1.3KHz的正弦波如圖8所示，函數(shù)信號(hào)發(fā)生器輸出頻率為1.2KHz的三角波如圖9所示，函數(shù)信號(hào)發(fā)生器輸出頻率為1.2KHz的方波如圖10所示。結(jié)果表明輸出波形達(dá)到了設(shè)計(jì)指標(biāo)的要求，可以作為穩(wěn)定的信號(hào)源使用。
【權(quán)利要求】
1.基于FPGA的DDS信號(hào)發(fā)生器，其特征在于，它包括遠(yuǎn)程輸入(1)、藍(lán)牙模塊(2)、32位累加器(3)、R0M(4)、數(shù)模轉(zhuǎn)換電路(5)、電流轉(zhuǎn)電壓電路(6)、二階有源低通濾波器(7)和幅度調(diào)節(jié)電路(8)，遠(yuǎn)程輸入(1)與藍(lán)牙模塊(2)通過無線信號(hào)通信，藍(lán)牙模塊(2)的信號(hào)輸出端與32位累加器(3)的信號(hào)輸入端連通，32位累加器(3)的信號(hào)輸出端與R0M(4)的信號(hào)輸入端連通，ROM(4)的信號(hào)輸出端與數(shù)模轉(zhuǎn)換電路(5)的信號(hào)輸入端連通，數(shù)模轉(zhuǎn)換電路(5)的信號(hào)輸出端與電流轉(zhuǎn)電壓電路(6)的信號(hào)輸入端連通，電流轉(zhuǎn)電壓電路(6)的信號(hào)輸出端與二階有源低通濾波器(7)的信號(hào)輸入端連通，二階有源低通濾波器(7)的信號(hào)輸出端與幅度調(diào)節(jié)電路⑶的信號(hào)輸入端連通，幅度調(diào)節(jié)電路⑶的信號(hào)輸出端為DDS信號(hào)發(fā)生器的輸出端。
2.根據(jù)權(quán)利要求1所述基于FPGA的DDS信號(hào)發(fā)生器，其特征在于，數(shù)模轉(zhuǎn)換電路(5)采用 DAC0832。
3.根據(jù)權(quán)利要求1所述基于FPGA的DDS信號(hào)發(fā)生器，其特征在于，電流轉(zhuǎn)電壓電路(6)采用 NE5532。
4.根據(jù)權(quán)利要求1所述基于FPGA的DDS信號(hào)發(fā)生器，其特征在于，二階有源低通濾波器(7)采用 NE5532。
5.根據(jù)權(quán)利要求1所述基于FPGA的DDS信號(hào)發(fā)生器，其特征在于，幅度調(diào)節(jié)電路(8)采用 NE5532。
6.根據(jù)權(quán)利要求1所述基于FPGA的DDS信號(hào)發(fā)生器，其特征在于，幅度調(diào)節(jié)電路(8)還包括LCD顯示器，LCD顯示器的信號(hào)輸入端與幅度調(diào)節(jié)電路(8)的信號(hào)輸出端連通。
【文檔編號(hào)】H03K3/02GK204131478SQ201420656315
【公開日】2015年1月28日 申請日期:2014年11月5日 優(yōu)先權(quán)日:2014年11月5日
【發(fā)明者】郭小霞, 蘭朝鳳, 劉金鳳, 管鑫, 賈添植 申請人:哈爾濱理工大學(xué)