可編程高速電壓模式差分驅(qū)動(dòng)器的制造方法
【專(zhuān)利摘要】公開(kāi)了一種電壓模式差分驅(qū)動(dòng)器。該差分驅(qū)動(dòng)器包括兩個(gè)驅(qū)動(dòng)器臂，每個(gè)驅(qū)動(dòng)器臂包括用于驅(qū)動(dòng)單端輸出信號(hào)的可變阻抗驅(qū)動(dòng)器。每個(gè)可變阻抗驅(qū)動(dòng)器包括多個(gè)驅(qū)動(dòng)器分片，其中每個(gè)驅(qū)動(dòng)器分片包括前置驅(qū)動(dòng)器電路和驅(qū)動(dòng)器電路。有利地，已經(jīng)確定所公開(kāi)的電壓模式驅(qū)動(dòng)器設(shè)計(jì)比傳統(tǒng)的電流模式驅(qū)動(dòng)器需要更少的功率。在一個(gè)實(shí)現(xiàn)方式中，所公開(kāi)的電壓模式驅(qū)動(dòng)器設(shè)計(jì)提供對(duì)兩個(gè)單端輸出的延遲獨(dú)立地編程從而補(bǔ)償差分偏斜的能力。也公開(kāi)了其它實(shí)施例和特征。
【專(zhuān)利說(shuō)明】可編程高速電壓模式差分驅(qū)動(dòng)器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體涉及數(shù)據(jù)通信。更具體而言，本發(fā)明涉及差分輸出驅(qū)動(dòng)器。

【背景技術(shù)】
[0002]差分輸入/輸出(1)標(biāo)準(zhǔn)被用在很多高速應(yīng)用中。諸如低電壓差分信號(hào)(LVDS)和偽電流模式邏輯(PCML)之類(lèi)的很多不同的1標(biāo)準(zhǔn)使用電流模式輸出驅(qū)動(dòng)器。
[0003]在電流模式輸出驅(qū)動(dòng)器中，可編程的輸出電壓(VOD)通常由電流源所提供的輸出電流確定。輸出阻抗可以由專(zhuān)用的片上輸出端子(OCT)確定。


【發(fā)明內(nèi)容】

[0004]一個(gè)實(shí)施例涉及電壓模式差分驅(qū)動(dòng)器。該差分驅(qū)動(dòng)器包括兩個(gè)驅(qū)動(dòng)器臂，每個(gè)驅(qū)動(dòng)器臂包括用于驅(qū)動(dòng)單端輸出信號(hào)的可變阻抗驅(qū)動(dòng)器。每個(gè)可變阻抗驅(qū)動(dòng)器包括多個(gè)驅(qū)動(dòng)器分片(slice)，其中每個(gè)驅(qū)動(dòng)器分片包括前置驅(qū)動(dòng)器電路和驅(qū)動(dòng)器電路。有利的是，已確定所公開(kāi)的電壓模式驅(qū)動(dòng)器設(shè)計(jì)比傳統(tǒng)電流模式驅(qū)動(dòng)器需要更少的功率。在一個(gè)實(shí)現(xiàn)方式中，所公開(kāi)的電壓模式驅(qū)動(dòng)器設(shè)計(jì)提供對(duì)兩個(gè)單端輸出的延遲獨(dú)立地編程以補(bǔ)償差分偏斜(skew)的能力。
[0005]也公開(kāi)了其它實(shí)施例和特征。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0006]圖1描繪了根據(jù)本發(fā)明的實(shí)施例的可編程高速電壓模式差分驅(qū)動(dòng)器的選擇部件。
[0007]圖2是根據(jù)本發(fā)明的實(shí)施例的電壓模式驅(qū)動(dòng)器的一個(gè)臂的框圖。
[0008]圖3描繪了根據(jù)本發(fā)明的實(shí)施例的一個(gè)驅(qū)動(dòng)器分片。
[0009]圖4描繪了根據(jù)本發(fā)明的實(shí)施例的可變單元驅(qū)動(dòng)器。
[0010]圖5A描繪了根據(jù)本發(fā)明的實(shí)施例的可變單元PMOS電路。
[0011]圖5B描繪了根據(jù)本發(fā)明的實(shí)施例的可變單元NMOS電路。
[0012]圖6描繪了根據(jù)本發(fā)明的實(shí)施例的電壓模式驅(qū)動(dòng)器的正負(fù)臂之間的專(zhuān)用OCT電路裝置的布置。
[0013]圖7示出了對(duì)根據(jù)本發(fā)明的實(shí)施例的具有專(zhuān)用OCT的電壓模式驅(qū)動(dòng)器的示例使用。
[0014]圖8描繪了傳統(tǒng)的電流模式驅(qū)動(dòng)器。
[0015]圖9描繪了根據(jù)本發(fā)明的實(shí)施例的具有部分浮空的抽頭布置的電壓模式驅(qū)動(dòng)器。
[0016]圖10描繪了根據(jù)本發(fā)明的實(shí)施例的可以被主抽頭和Pl抽頭共享的共享驅(qū)動(dòng)器分片。
[0017]圖11是可以包括本發(fā)明的方面的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的簡(jiǎn)化部分框圖。
[0018]圖12是可以運(yùn)用本發(fā)明的技術(shù)的示例性數(shù)字系統(tǒng)的框圖。

【具體實(shí)施方式】
[0019] 申請(qǐng)人:已經(jīng)確定，隨著1信號(hào)的頻率的提高，會(huì)出現(xiàn)限制傳統(tǒng)上被用在高速1標(biāo)準(zhǔn)中的電流模式輸出驅(qū)動(dòng)器的性能的一些問(wèn)題。
[0020]例如，差分信號(hào)的正負(fù)臂之間的延遲偏斜可能會(huì)成為問(wèn)題。在每秒30吉比特(Gbps)的情況下，一個(gè)單位間隔(UI)僅在30皮秒(ps)的數(shù)量級(jí)上。因而，在這一數(shù)據(jù)速率下，兩個(gè)接收器(RX)輸入之間的幾皮秒的偏斜可能會(huì)大幅減小輸入信號(hào)的眼圖開(kāi)口的大小。為了防止眼圖開(kāi)口的減小，差分對(duì)的印刷電路板(PCB)跡線(xiàn)長(zhǎng)度必須匹配得非常準(zhǔn)確，即可能是在幾百微米以?xún)?nèi)。
[0021]出現(xiàn)的另一個(gè)問(wèn)題是功耗的增大。由于電流源的高阻抗，電流模式驅(qū)動(dòng)器需要并聯(lián)輸出端接以實(shí)現(xiàn)100歐姆的輸出阻抗。這造成電流的50%通過(guò)端接被分流。
[0022]此外，電流模式驅(qū)動(dòng)器還需要良好的電流源以得到準(zhǔn)確的預(yù)加重比。為了實(shí)現(xiàn)準(zhǔn)確性，足夠的電壓凈空是需要的。這種需要導(dǎo)致較高的電源電壓和功率。
[0023]另外，在高速下，輸出緩存的上升和下降時(shí)間變得更重要。加速輸出邊沿速率的一種方式是添加與輸出串聯(lián)的電感T線(xiàn)圈以“抵消”輸出引腳電容的部分。但是，T線(xiàn)圈的寄生電阻必須被添加到輸出阻抗中。這使得并聯(lián)端接的值被降低，造成更多的電流通過(guò)并聯(lián)端接被分流以及更多的功耗。
[0024]本公開(kāi)提供了一種可編程高速電壓模式差分驅(qū)動(dòng)器以解決或緩解以上所討論的傳統(tǒng)電流模式差分驅(qū)動(dòng)器的問(wèn)題。該驅(qū)動(dòng)器可以在輸出阻抗、輸出電壓擺幅、預(yù)加重比、兩個(gè)輸出之間的偏斜、占空比和共模電壓方面是可編程的。
[0025]圖1描繪了根據(jù)本發(fā)明的實(shí)施例的可編程高速電壓模式差分驅(qū)動(dòng)器105的選擇部件。如圖所示，在發(fā)送器(Tx)處的電壓模式差分驅(qū)動(dòng)器105由驅(qū)動(dòng)兩個(gè)輸出引腳0爪_?和0UT_Ni的兩個(gè)輸出信號(hào)的兩個(gè)單端驅(qū)動(dòng)器(110-P和110-N)構(gòu)成。每個(gè)引腳由對(duì)應(yīng)的單端驅(qū)動(dòng)器驅(qū)動(dòng)。在該示例中，接收器處的端接被顯示為RD = 100歐姆。
[0026]如圖1中所示，每個(gè)單端驅(qū)動(dòng)器110 (-P或-N)可以包括延遲控制(偏斜控制)電路112、占空比失真(DCD)控制電路114、可變輸出阻抗驅(qū)動(dòng)器電路116、T線(xiàn)圈118和D⑶檢測(cè)電路119。延遲控制電路112的輸出可以是D⑶控制電路114的輸入，并且D⑶控制電路114的輸出可以被輸入到可變輸出阻抗驅(qū)動(dòng)器電路116的輸入?？勺冚敵鲎杩跪?qū)動(dòng)器電路116的輸出可以被提供至T線(xiàn)圈118的輸入，并且T線(xiàn)圈118的輸出可以驅(qū)動(dòng)輸出信號(hào)到輸出引腳(0UT_P*0UT_N，取決于臂)上。此外，驅(qū)動(dòng)器電路116的輸出可以是到控制D⑶控制電路114的D⑶檢測(cè)電路119的輸入。在下面會(huì)更詳細(xì)地描述這些部件以及它們的操作。
[0027]注意，根據(jù)本發(fā)明的實(shí)施例，被驅(qū)動(dòng)到0UT_P和0UT_N上的兩個(gè)輸出信號(hào)的延遲可以被獨(dú)立地編程。這使得能夠抵消在封裝、PCB板上或者接收器設(shè)備中的任何合理延遲偏斜以實(shí)現(xiàn)最佳的信號(hào)眼圖開(kāi)口。
[0028]圖2是根據(jù)本發(fā)明的實(shí)施例的電壓模式驅(qū)動(dòng)器105的一個(gè)臂(I1-P或110-N)的框圖，該臂包括共享串化器和用于一個(gè)引腳的重新定時(shí)/輸出電路。如圖2中所示，到每個(gè)單端驅(qū)動(dòng)器(I1-P或110-N)中的數(shù)據(jù)輸入(d0和dl)可以是來(lái)自串化器202的半速率數(shù)據(jù)(d0和dl)。因此，串化器202被電壓模式驅(qū)動(dòng)器105的兩個(gè)臂(110-P和110-N)共享。如圖中所進(jìn)一步示出的，可變輸出阻抗驅(qū)動(dòng)器電路116可以被實(shí)現(xiàn)為具有彼此并聯(lián)布置的多個(gè)驅(qū)動(dòng)器分片207的驅(qū)動(dòng)器塊206。
[0029]預(yù)加重可以被用來(lái)抵消信號(hào)鏈接的高頻損失。每個(gè)預(yù)加重抽頭對(duì)應(yīng)于重新定時(shí)塊204的一個(gè)分片205。在圖2中所示的示例中，存在與重新定時(shí)塊204的四個(gè)分片205相對(duì)應(yīng)的四個(gè)預(yù)加重抽頭(例如主抽頭、后置抽頭1、后置抽頭2和前置抽頭)。每個(gè)重新定時(shí)分片205的輸出可以驅(qū)動(dòng)驅(qū)動(dòng)器塊206的一個(gè)驅(qū)動(dòng)器分片207。
[0030]在每個(gè)重新定時(shí)分片205內(nèi)，兩個(gè)寄存器(212和212B)可以接收半速率數(shù)據(jù)(分別為do和dl)。寄存器(212和212B)的輸出可以被輸出到半速率至全速率MUX214。MUX214將這兩個(gè)半速率數(shù)據(jù)信號(hào)復(fù)用為全速率數(shù)據(jù)信號(hào)。
[0031]來(lái)自每個(gè)重新定時(shí)分片205的輸出的定時(shí)可以由被發(fā)送至每個(gè)重新定時(shí)分片205的寄存器(分別為212和212B)的時(shí)鐘輸入的時(shí)鐘信號(hào)CLK及其反相時(shí)鐘CLKB控制。CLK和CLKB的延遲(以及從而，它們之間的偏斜)可以是可由延遲控制(偏斜控制)電路112編程的。
[0032]此外，CLK和CLKB的占空比可以是可由D⑶控制電路114編程的?？梢栽谶M(jìn)入用戶(hù)模式之前的上電期間校準(zhǔn)這些占空比。DCD檢測(cè)電路119可以隨后在校準(zhǔn)期間被用來(lái)確定DCD控制電路114的最優(yōu)設(shè)置。
[0033]來(lái)自多個(gè)(在該示例中為四個(gè))重新定時(shí)分片205的多個(gè)(在該示例中為四個(gè))經(jīng)重新定時(shí)的全速率數(shù)據(jù)信號(hào)可以由可編程反向MUX210接收?？删幊谭聪騇UX210為驅(qū)動(dòng)器塊206的多個(gè)驅(qū)動(dòng)器分片207提供輸入信號(hào)(IN)。用于驅(qū)動(dòng)器分片207的示例電路在下面結(jié)合圖3和圖4被描述。在一個(gè)實(shí)施例中，例如可以有被并聯(lián)布置的至少一百(100)個(gè)驅(qū)動(dòng)器分片207。
[0034]T線(xiàn)圈118被置于差分對(duì)的兩個(gè)輸出中的每個(gè)輸出上的輸出驅(qū)動(dòng)器與引腳之間，在圖2中描繪了一個(gè)這樣的輸出。為了允許每個(gè)輸出的延遲被獨(dú)立地編程，每個(gè)輸出上的T線(xiàn)圈是獨(dú)立的，具有很小或者最小的相互耦合。如所描繪的，T線(xiàn)圈118可以使用與兩個(gè)電感器LO和LI并聯(lián)的第一電容器CO將驅(qū)動(dòng)器分片207的輸出連接到的驅(qū)動(dòng)器臂的輸出端子。Cl表示用于T線(xiàn)圈118的靜電放電(ESD)電路的寄生電容。
[0035]圖3描繪了根據(jù)本發(fā)明的實(shí)施例的一個(gè)驅(qū)動(dòng)器分片207。如圖所示，每個(gè)驅(qū)動(dòng)器分片207包括由前置驅(qū)動(dòng)器電路304驅(qū)動(dòng)的可變單元驅(qū)動(dòng)器302。數(shù)據(jù)輸入引腳IN可以經(jīng)由可編程反向MUX210接收對(duì)應(yīng)的重新定時(shí)分片205的輸出信號(hào)。
[0036]根據(jù)本發(fā)明的實(shí)施例，取決于到前置驅(qū)動(dòng)器電路304的控制信號(hào)的邏輯狀態(tài)，每個(gè)驅(qū)動(dòng)器分片207可以具有四個(gè)狀態(tài)。如圖3中所示，在該實(shí)現(xiàn)方式中，控制信號(hào)為0E、0CT_H 和 0CT_L。
[0037]在第一狀態(tài)中，驅(qū)動(dòng)器分片207被用作輸出驅(qū)動(dòng)器。用于該狀態(tài)的控制信號(hào)為:0E為高；0CT_H為低；并且0CT_L為低。結(jié)果，晶體管M1-M4被關(guān)斷，并且前置驅(qū)動(dòng)器電路PD_P和PD_N被啟用(由于OE為高)。前置驅(qū)動(dòng)器電路PD_P和PD_N接收輸入信號(hào)IN并輸出驅(qū)動(dòng)可變單元驅(qū)動(dòng)器302的輸入節(jié)點(diǎn)A和B的信號(hào)。可變單元驅(qū)動(dòng)器302在其輸出節(jié)點(diǎn)C上輸出有助于驅(qū)動(dòng)OUT節(jié)點(diǎn)上的信號(hào)的信號(hào)。因而，在第一狀態(tài)中，用于該驅(qū)動(dòng)器分片207的IN引腳上的信號(hào)有助于驅(qū)動(dòng)OUT引腳上的信號(hào)。
[0038]在第二狀態(tài)中，驅(qū)動(dòng)器分片207未被使用。用于該第二狀態(tài)的控制信號(hào)為:0E為低；0CT_H為低；并且0CT_L為低。在該第二狀態(tài)中，PD_P和Η)_Ν為三態(tài)的，M2和M3被關(guān)斷并且Ml和M4被開(kāi)啟。結(jié)果，OUT節(jié)點(diǎn)對(duì)于該驅(qū)動(dòng)器分片207而言是三態(tài)的。
[0039]在第三狀態(tài)下，驅(qū)動(dòng)器分片207被用作片上端接(OCT)并且總是驅(qū)動(dòng)到高狀態(tài)。用于該狀態(tài)的控制信號(hào)為:0E為低；0CT_H為高；且0CT_L為低。在該第三狀態(tài)中，PD_P和PD_N為三態(tài)的，M2和M4被開(kāi)啟并且Ml和M3被關(guān)斷。結(jié)果，OUT節(jié)點(diǎn)始終被這一驅(qū)動(dòng)器分片驅(qū)動(dòng)為聞。
[0040]在第四狀態(tài)中，驅(qū)動(dòng)器分片207被用作OCT并且總是驅(qū)動(dòng)到低狀態(tài)。用于該狀態(tài)的控制信號(hào)為:0E為低；0CT_H為低；并且0CT_L為高。在該第四狀態(tài)中，PD_P和PD_N為三態(tài)的，Ml和M3被開(kāi)啟并且M2和M4被關(guān)斷。結(jié)果，OUT節(jié)點(diǎn)始終被該驅(qū)動(dòng)器分片驅(qū)動(dòng)為低。
[0041]圖4描繪了根據(jù)本發(fā)明的實(shí)施例的可變單元驅(qū)動(dòng)器302。在一個(gè)實(shí)施例中，可變單元驅(qū)動(dòng)器302可以分別被調(diào)節(jié)為具有固定的輸出阻抗。例如，每個(gè)可變單元驅(qū)動(dòng)器302可以被調(diào)節(jié)為具有五千(5，000)歐姆的輸出阻抗，以使得并聯(lián)的一百(100)個(gè)可變單元驅(qū)動(dòng)器302會(huì)具有50歐姆的輸出阻抗。
[0042]可變單元驅(qū)動(dòng)器302具有輸入節(jié)點(diǎn)A和B以及輸出節(jié)點(diǎn)C。如所描繪的，可變單元驅(qū)動(dòng)器302包括輸入節(jié)點(diǎn)A和B，PMOS晶體管MA、NM0S晶體管MB、可變單元PMOS電路402、可變單元NMOS電路404和串聯(lián)端接R。分別在下面結(jié)合圖5A和5B描述可變單元PMOS電路402和可變單元NMOS電路404的示例性實(shí)現(xiàn)方式。
[0043]串聯(lián)端接R可以被用于得到更加線(xiàn)性的輸出電流-電壓(IV)特性曲線(xiàn)并減少NMOS和PMOS晶體管之間的工藝偏斜的影響。減少工藝偏斜影響允許實(shí)現(xiàn)NMOS和PMOS強(qiáng)度的固定比值。這使得預(yù)加重比的計(jì)算更簡(jiǎn)單，因?yàn)镻MOS和NMOS始終具有相同的預(yù)加重比。
[0044]如圖5A中所示，可變單元PMOS電路402包括被并聯(lián)布置的多組PMOS晶體管。第一 PMOS組502-1包括一個(gè)PMOS晶體管。第二 PMOS組502-2包括并聯(lián)的兩個(gè)PMOS晶體管。第三PMOS組502-3包括并聯(lián)的四個(gè)PMOS晶體管。依此類(lèi)推。雖然描繪了三個(gè)組，但是可以包括更多的組。例如，第四PMOS組將包括并聯(lián)的八個(gè)PMOS晶體管，并且第五PMOS組將包括并聯(lián)的十六個(gè)PMOS晶體管。更一般而言，第η個(gè)PMOS組可以包括并聯(lián)的211—1個(gè)PMOS晶體管。
[0045]控制信號(hào)(1Ρ、2Ρ、3Ρ等)可以被用來(lái)控制哪些PMOS晶體管組502正在使用以及哪些沒(méi)有在使用。第一控制信號(hào)IP可以在第一 PMOS組502-1正在使用時(shí)被重置(低)并且在第一 PMOS組502-1沒(méi)有在使用時(shí)被設(shè)置(高)。第二控制信號(hào)2Ρ可以在第二 PMOS組502-2正在使用時(shí)被重置(低)并且在第二 PMOS組502-2沒(méi)有在使用時(shí)被設(shè)置(高)。第三控制信號(hào)3Ρ可以在第三PMOS組502-3在使用時(shí)被重置(低)并且在第三PMOS組502-3沒(méi)有在使用時(shí)被設(shè)置(高)。依此類(lèi)推。更一般而言，第η個(gè)控制信號(hào)可以在第η個(gè)PMOS組正在使用時(shí)被重置(低)并且在第η個(gè)PMOS組沒(méi)有在使用是被設(shè)置(高)。
[0046]類(lèi)似地，如圖5Β中所示，可變單元NMOS電路404包括被并聯(lián)布置的多組NMOS晶體管。第一 NMOS組504-1包括一個(gè)NMOS晶體管。第二 NMOS組504-2包括并聯(lián)的兩個(gè)NMOS晶體管。第三NMOS組504-3包括并聯(lián)的四個(gè)NMOS晶體管。依此類(lèi)推。雖然描繪了三個(gè)組，但是可以包括更多的組。例如，第四NMOS組將包括并聯(lián)的八個(gè)NMOS晶體管，并且第五NMOS組將包括并聯(lián)的十六個(gè)NMOS晶體管。更一般而言，第η個(gè)NMOS組可以包括并聯(lián)的211.1個(gè)NMOS晶體管。
[0047]控制信號(hào)(1N、2N、3N等)可以被用來(lái)控制哪些NMOS晶體管組504正在使用以及哪些沒(méi)有在使用。第一控制信號(hào)IN可以在第一 NMOS組504-1在使用時(shí)被設(shè)置(高)并且在第一 NMOS組504-1沒(méi)有在使用時(shí)被重置(低)。第二控制信號(hào)2N可以在第二 NMOS組504-2在使用時(shí)被設(shè)置(高)并且在第二 NMOS組504-2沒(méi)有在使用時(shí)被重置(低)。第三控制信號(hào)3N可以在第三NMOS組504-3在使用時(shí)被設(shè)置(高)并且在第三NMOS組504-3沒(méi)有在使用時(shí)被重置(低)。依此類(lèi)推。更一般而言，第η個(gè)控制信號(hào)可以在第η個(gè)NMOS組在使用時(shí)被設(shè)置(高)并且在第η個(gè)NMOS組沒(méi)有在使用是被重置(低)。
[0048]在一個(gè)實(shí)現(xiàn)方式中，控制信號(hào)1Ρ、2Ρ、3Ρ等可以分別是控制信號(hào)1Ν、2Ν、3Ν等的互補(bǔ)信號(hào)。因此，第η個(gè)PMOS組和第η個(gè)NMOS組一般而言或者都被開(kāi)啟或者都被關(guān)斷。在替代實(shí)現(xiàn)方式中，控制信號(hào)1Ρ、2Ρ、3Ρ等可以與控制信號(hào)1Ν、2Ν、3Ν等相獨(dú)立地被設(shè)置。在這種情況下，為對(duì)每個(gè)可變單元驅(qū)動(dòng)器302的調(diào)節(jié)提供更大的靈活度被。
[0049]可變單元PMOS和NMOS驅(qū)動(dòng)器(402和404)可以被配置為允許在可變單元驅(qū)動(dòng)器302中使用任意數(shù)目的“驅(qū)動(dòng)器單元”(多達(dá)可得到的最大數(shù)目)。例如，如果要開(kāi)啟十一個(gè)驅(qū)動(dòng)器單元，則控制信號(hào)可以開(kāi)啟每個(gè)可變單元驅(qū)動(dòng)器(402和404)中的第一、第二和第四晶體管組并且可以關(guān)斷其余的晶體管組。第一、第二和第四晶體管組分別具有一個(gè)、兩個(gè)和八個(gè)驅(qū)動(dòng)器單元，總共十一個(gè)驅(qū)動(dòng)器單元。作為另一示例，如果要開(kāi)啟二十六個(gè)驅(qū)動(dòng)器單元，則控制信號(hào)可以開(kāi)啟每個(gè)可變單元驅(qū)動(dòng)器(402和404)中的第二、第四和第五晶體管組并且可以關(guān)斷其余的晶體管組。第二、第四和第五晶體管組分別具有兩個(gè)、八個(gè)和十六個(gè)驅(qū)動(dòng)器單元，總共二十六個(gè)驅(qū)動(dòng)器單元。
[0050]從每個(gè)臂(110-Ρ和110-Ν)的OUT引腳來(lái)看的輸出阻抗因而是可編程的并且由被并聯(lián)使用的驅(qū)動(dòng)器單元的數(shù)目決定。利用指定的輸出阻抗，要使用的驅(qū)動(dòng)器單元的總數(shù)可以在校準(zhǔn)期間被確定。例如，如果由于使用一個(gè)驅(qū)動(dòng)器單元而得到的阻抗為5，000歐姆，則并聯(lián)使用100個(gè)驅(qū)動(dòng)器單元將導(dǎo)致50歐姆的輸出阻抗。
[0051]差分輸出電壓VOD由經(jīng)過(guò)圖1中所示的接收器端的端接電阻RD的輸出電流確定。VODpp是0UT_P和0UT_N引腳之間的峰-峰電壓差。例如，如果驅(qū)動(dòng)0UT_P和0UT_N的兩個(gè)輸出驅(qū)動(dòng)器臂(110-P和110-N)具有50歐姆的輸出阻抗并且RD = 100歐姆，則0UT_P與0UT_N之間的電壓差將從負(fù)V2VCC到正72VCC變化，所以VODpp成為VCC (電源電壓)。
[0052]利用每個(gè)被使用的驅(qū)動(dòng)器單元的給定輸出阻抗，可以通過(guò)將所有可用的驅(qū)動(dòng)器單元用作信號(hào)驅(qū)動(dòng)器而實(shí)現(xiàn)最大VOD擺幅。在這種情況下，經(jīng)過(guò)驅(qū)動(dòng)器單元的所有電流進(jìn)入接收器作為輸出電流。當(dāng)然，也可以實(shí)現(xiàn)低于最大值的較小的VOD擺幅。
[0053]根據(jù)本發(fā)明的實(shí)施例，差分輸出電壓VOD是可編程的。存在不止一種方式來(lái)將VOD降至最大VOD以下。
[0054]將VOD降至最大VOD以下的一個(gè)方法是使用在差分對(duì)的正負(fù)臂之間的專(zhuān)用OCT電路裝置600，如圖6中所示。專(zhuān)用OCT電路裝置600提供輸出端接以低功耗。如圖所示，專(zhuān)用OCT電路裝置包括將參考電壓(Vref)驅(qū)動(dòng)到共模節(jié)點(diǎn)604上的共模驅(qū)動(dòng)器602。節(jié)點(diǎn)604被晶體管606-P和可變電阻器608-P串聯(lián)連接到單端驅(qū)動(dòng)器110-P的可變輸出阻抗驅(qū)動(dòng)器116的輸出并且還被晶體管606-N和可變電阻器608-N串聯(lián)連接到單端驅(qū)動(dòng)器110-N的可變輸出阻抗驅(qū)動(dòng)器116的輸出。圖6的電路600提供可編程的輸出偏移電壓(VOS)。VOS是可通過(guò)改變共模驅(qū)動(dòng)器的參考電壓(Vref)編程的。
[0055]在圖7中描繪了對(duì)專(zhuān)用OCT電路裝置600的示例使用。在這一示例中，用于Tx驅(qū)動(dòng)器的每個(gè)驅(qū)動(dòng)器臂(110-P和110-N)的輸出阻抗為100歐姆。每個(gè)可變電阻器(608-P和608-N)被設(shè)置為100歐姆，并且Vref被設(shè)置為V2VCC (使得VODpp = VCC/2)。在這種情況下，就VCC = 1.1伏特而言，圖7中的電路的DC電流只有4.1mA (排除共模驅(qū)動(dòng)器的電流消耗)。
[0056]相比之下，圖8中所示的等價(jià)的電流模式(H樹(shù))驅(qū)動(dòng)器800將消耗5.5mA(排除共模驅(qū)動(dòng)器電流)以實(shí)現(xiàn)VODpp = VCC/2。由于100歐姆的專(zhuān)用輸出端接，電流模式驅(qū)動(dòng)器消耗更多的電流。不管VOD如何，這個(gè)端接都需要滿(mǎn)足100歐姆的輸出阻抗，這是因?yàn)橛捎陔娏髟吹脑颍?qū)動(dòng)器本身的阻抗就非常高。
[0057]將VOD降至最大VOD以下的另一方法是降低電源電壓VCC?？梢酝ㄟ^(guò)使用片上電壓調(diào)節(jié)器作為用于電壓模式驅(qū)動(dòng)器的電源而得到更低的VCC。使用這樣的電壓調(diào)節(jié)器還可以減少發(fā)送器驅(qū)動(dòng)器阻抗的PVT變化和電路裝置之間的噪聲耦合。這種降低VCC的方法可以與其它方法相組合(例如使用上述專(zhuān)用OCT電路裝置)。
[0058]在第三種方法中，為了在不改變輸出阻抗的情況下降低V0D，所使用的一些驅(qū)動(dòng)器單元可以被轉(zhuǎn)換為0CT。例如，考慮存在一百(100)個(gè)驅(qū)動(dòng)器單元并且每個(gè)驅(qū)動(dòng)器單元具有5，000歐姆的輸出阻抗。再考慮五十(50)個(gè)驅(qū)動(dòng)器單元可以被轉(zhuǎn)換為0CT，二十五(25)個(gè)驅(qū)動(dòng)器單元可以始終驅(qū)動(dòng)為高，并且二十五(25)個(gè)驅(qū)動(dòng)器單元可以始終驅(qū)動(dòng)為低。在這種情況下，輸出電流將被減小百分之五十(50%)，從而在保持50歐姆的輸出阻抗的同時(shí)將VOD降低50%。上述圖2示出了使用固定抽頭布置實(shí)現(xiàn)可編程預(yù)加重的一種方式。在固定抽頭布置中，每個(gè)抽頭具有其自己的專(zhuān)用驅(qū)動(dòng)器分片207。如果一個(gè)抽頭未被使用，則與該抽頭相關(guān)聯(lián)的驅(qū)動(dòng)器分片207為三態(tài)的。該固定抽頭布置只需要每個(gè)抽頭一個(gè)重新定時(shí)分片205，但是它需要等于預(yù)加重抽頭的數(shù)目的多個(gè)驅(qū)動(dòng)器分片207。
[0059]實(shí)現(xiàn)可編程的預(yù)加重的另一方式使用浮動(dòng)抽頭布置。這種浮動(dòng)抽頭布置可以被用來(lái)減少所需要的驅(qū)動(dòng)器單元的數(shù)目，從而減小引腳上的寄生電容。由于總輸出阻抗是固定的，所以用于所有抽頭的驅(qū)動(dòng)器單元的總數(shù)是固定的。這使得有可能在抽頭之間共享驅(qū)動(dòng)器單元。這種在抽頭之間對(duì)驅(qū)動(dòng)器單元的共享可以通過(guò)使用多路復(fù)用器以使得每個(gè)驅(qū)動(dòng)器分片可以接收來(lái)自所有預(yù)加重抽頭的輸出來(lái)實(shí)現(xiàn)。但是，使用這樣的多路復(fù)用器涉及道不希望有的延遲和切換功率。
[0060]根據(jù)本發(fā)明的實(shí)施例，一種有益的折衷解決方案是部分浮動(dòng)抽頭布置，比如圖9中所描繪的。在這一示例中，有四個(gè)重新定時(shí)抽頭:主抽頭；后置I(Pl)抽頭；后置2(P2)抽頭；以及前置抽頭。
[0061]如圖所示，前置抽頭和P2抽頭的輸出去往可單獨(dú)編程的反向多路復(fù)用器904。每個(gè)可編程反向多路復(fù)用器904可以將其輸出提供給一組驅(qū)動(dòng)器分片207。
[0062]主抽頭和Pl抽頭始終保持相反的極性，所以它們不需要可編程的反向。為了匹配所有抽頭的延遲，主抽頭和Pl抽頭經(jīng)過(guò)多個(gè)2:1多路復(fù)用器(902-1到902-Q)去往對(duì)應(yīng)的“共享”驅(qū)動(dòng)器分片207，其中Q是共享驅(qū)動(dòng)器分片906的數(shù)目。在一個(gè)實(shí)現(xiàn)方式中，Q可以例如為一百(100)。每個(gè)多路復(fù)用902-x可以將用于主抽頭或者用于Pl抽頭的信號(hào)路由到對(duì)應(yīng)的驅(qū)動(dòng)器分片207。
[0063]圖10描繪了根據(jù)本發(fā)明的實(shí)施例的可以被主抽頭和Pl抽頭共享的共享驅(qū)動(dòng)器分片906。該共享驅(qū)動(dòng)器分片906包括Q個(gè)固定強(qiáng)度驅(qū)動(dòng)器1001-1至1001-Q。如圖10中所示，第一固定強(qiáng)度驅(qū)動(dòng)器1001-1可以具有PMOS和NMOS晶體管(1002-1和1003-1)以提供單個(gè)驅(qū)動(dòng)器單元的驅(qū)動(dòng)強(qiáng)度。第二固定強(qiáng)度驅(qū)動(dòng)器1001-2可以具有PMOS和NMOS晶體管(1002-2和1003-2)以提供兩個(gè)驅(qū)動(dòng)器單元的驅(qū)動(dòng)強(qiáng)度。第三固定強(qiáng)度驅(qū)動(dòng)器1001-3可以具有PMOS和NMOS晶體管(1002-3和1003-3)以提供四個(gè)驅(qū)動(dòng)器單元的驅(qū)動(dòng)強(qiáng)度。更一般而言，第η個(gè)固定強(qiáng)度驅(qū)動(dòng)器1001-η可以具有PMOS和NMOS晶體管以提供2114個(gè)驅(qū)動(dòng)器單元的驅(qū)動(dòng)強(qiáng)度。
[0064]多路復(fù)用器902-n中的每個(gè)多路復(fù)用器選擇主抽頭信號(hào)或Pl抽頭信號(hào)并且將所選擇的信號(hào)提供至對(duì)應(yīng)的固定強(qiáng)度驅(qū)動(dòng)器1001-η的Α-η和Β_η輸入。在一個(gè)實(shí)現(xiàn)方式中，去往每個(gè)固定強(qiáng)度驅(qū)動(dòng)器1001-η中的PMOS和NMOS晶體管(1002_η和1003_η)的柵極的控制信號(hào)可以被用來(lái)控制是否使用該個(gè)體固定強(qiáng)度驅(qū)動(dòng)器1001-η。固定強(qiáng)度驅(qū)動(dòng)器的輸出節(jié)點(diǎn)C可以被連接在一起(并且還被連接到其它驅(qū)動(dòng)器分片207的輸出節(jié)點(diǎn)C)。有利地，多路復(fù)用器902-1至902-Q因而可被用來(lái)在主抽頭與Pl抽頭之間分配驅(qū)動(dòng)器單元，而不需要造成額外的延遲或者額外的功耗。
[0065]圖11是可以包括本發(fā)明的方面的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA) 10的簡(jiǎn)化部分框圖。應(yīng)當(dāng)理解FPGAlO在這里只是為了圖示的目的進(jìn)行描述并且本發(fā)明可以在很多不同類(lèi)型的集成電路中被實(shí)現(xiàn)，例如可編程邏輯器件(PLD)、復(fù)雜可編程邏輯設(shè)備(CPLD)、可編程邏輯陣列(PLA)、數(shù)字信號(hào)處理器(DSP)和專(zhuān)用集成電路(ASIC)。
[0066]FPGAlO在其“核”內(nèi)包括有可編程邏輯陣列塊(或者LAB) 12的二維陣列，該可編程邏輯陣列塊通過(guò)具有可變長(zhǎng)度和速度的行和列互連導(dǎo)體的網(wǎng)絡(luò)被互連。LAB12包括多個(gè)(例如10個(gè))邏輯元件(或者LE)。LE是提供對(duì)用戶(hù)定義的邏輯功能的高效實(shí)現(xiàn)的可編程邏輯塊。FPGA具有可被配置為實(shí)現(xiàn)各種組合和時(shí)序功能的眾多邏輯元件。這些邏輯元件具有到可編程互連結(jié)構(gòu)的訪(fǎng)問(wèn)?？删幊袒ミB結(jié)構(gòu)可以被編程為按照幾乎任何所希望的配置來(lái)互連邏輯元件。
[0067]FPGAlO還可以包括分布式存儲(chǔ)器結(jié)構(gòu)，該結(jié)構(gòu)包括在整個(gè)陣列上被提供的具有不同大小的隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器(RAM)塊。RAM塊包括例如塊14、塊16和塊18。這些存儲(chǔ)器塊還可以包括移位寄存器和FIFO緩沖器。
[0068]FPGAlO還可以包括數(shù)字信號(hào)處理(DSP)塊20，該塊可以實(shí)現(xiàn)例如利用加法或減法功能的乘法器。在該示例中，位于芯片外圍的輸入/輸出元件(1E) 22支持眾多的單端差分輸入/輸出標(biāo)準(zhǔn)。每個(gè)10E22被耦合到FPGAlO的外部端子(即引腳)。收發(fā)器(TX/RX)通道陣列可以按所示出的方式被布置，例如每個(gè)TX/RX通道電路30被耦合到若干LAB。TX/RX通道電路30可以包括具有如這里所公開(kāi)的可編程電壓模式差分驅(qū)動(dòng)器的發(fā)送器等其它電路裝置。
[0069]圖12描繪了可以采用本發(fā)明的技術(shù)的示例性數(shù)字系統(tǒng)50的框圖。如圖所示，系統(tǒng)50可以包括FPGA作為若干部件中的一個(gè)部件的。系統(tǒng)50可以是被編程的數(shù)字計(jì)算機(jī)系統(tǒng)、數(shù)字信號(hào)處理系統(tǒng)、專(zhuān)用數(shù)字交換網(wǎng)絡(luò)或者其它處理系統(tǒng)。而且，這樣的系統(tǒng)可以被設(shè)計(jì)用于各種應(yīng)用，例如電信系統(tǒng)、汽車(chē)系統(tǒng)、控制系統(tǒng)、消費(fèi)電子產(chǎn)品、個(gè)人計(jì)算機(jī)、互聯(lián)網(wǎng)通信和聯(lián)網(wǎng)等等。此外，系統(tǒng)50可以被設(shè)置在單個(gè)電路板上、多個(gè)電路板上或者多個(gè)封裝內(nèi)。
[0070]系統(tǒng)50包括由一個(gè)或多個(gè)總線(xiàn)互連在一起的處理單元52、存儲(chǔ)器單元54和輸入/輸出(I/o)單元56。根據(jù)該示例性實(shí)施例，F(xiàn)PGA58被嵌入在處理單元52中。FPGA58可以用于系統(tǒng)50內(nèi)的很多不同的目的。FPGA58可以例如是處理單元52的邏輯構(gòu)建塊，支持其內(nèi)部和外部操作。FPGA58被編程以實(shí)現(xiàn)執(zhí)行其在系統(tǒng)操作中的特定作用所必需的邏輯功能。FPGA58可以特別地通過(guò)連接60被耦合到存儲(chǔ)器54并且通過(guò)連接62被耦合到I/O單兀56。
[0071]處理單元52可以將數(shù)據(jù)引導(dǎo)至合適的系統(tǒng)部件以進(jìn)行處理或存儲(chǔ)、執(zhí)行存儲(chǔ)在存儲(chǔ)器54中的程序、經(jīng)由I/O單元56接收和發(fā)送數(shù)據(jù)或者實(shí)現(xiàn)其它類(lèi)似的功能。處理單元52可以是中央處理單元(CPU)、微處理器、浮點(diǎn)協(xié)同處理器、圖形協(xié)同處理器、硬件控制器、微控制器、被編程以用作控制器的現(xiàn)場(chǎng)可編程門(mén)陣列、網(wǎng)絡(luò)控制器或者任意類(lèi)型的處理器或控制器。此外，在很多實(shí)施例中，通常不需要CPU。
[0072]例如，代替CPU，一個(gè)或多個(gè)FPGA58可以控制系統(tǒng)的邏輯操作。作為另一示例，F(xiàn)PGA58用作可重新配置的處理器，該處理器可以根據(jù)需要被重新編程以處理特定的計(jì)算任務(wù)。備選地，F(xiàn)PGA58可以自身包括嵌入式微處理器。存儲(chǔ)器單元54可以是隨機(jī)訪(fǎng)問(wèn)存儲(chǔ)器(RAM)、只讀存儲(chǔ)器(ROM)、固定或柔性盤(pán)介質(zhì)、閃速存儲(chǔ)器、磁帶或者任何其它存儲(chǔ)裝置或者這些存儲(chǔ)裝置的任意組合。
[0073]在以上描述中，給出各種具體細(xì)節(jié)以提供對(duì)本發(fā)明的實(shí)施例的透徹理解。但是，對(duì)本發(fā)明的所圖示的實(shí)施例的以上描述不旨在于是窮舉的的或者將本發(fā)明局限為所公開(kāi)的確切形式。相關(guān)領(lǐng)域的技術(shù)人員將意識(shí)到本發(fā)明可以在沒(méi)有這些具體細(xì)節(jié)中的一個(gè)或多個(gè)細(xì)節(jié)的情況下或者利用其它方法、部件等來(lái)實(shí)現(xiàn)。
[0074]在其它實(shí)例中，未示出或者詳細(xì)描述公知的結(jié)構(gòu)或操作以避免使本發(fā)明的方面模糊。雖然在這里為了說(shuō)明的目的而描述本發(fā)明的特定實(shí)施例以及用于本發(fā)明的示例，但是相關(guān)領(lǐng)域的技術(shù)人員將意識(shí)到在本發(fā)明的范圍內(nèi)可能進(jìn)行各種等同的修改?？梢栽谝陨系摹揪唧w實(shí)施方式】的啟發(fā)下對(duì)本發(fā)明做出這些修改。
【權(quán)利要求】
1.一種用于驅(qū)動(dòng)差分信號(hào)的差分驅(qū)動(dòng)器，所述差分驅(qū)動(dòng)器包括: 第一驅(qū)動(dòng)器臂，包括用于驅(qū)動(dòng)所述差分信號(hào)的第一單端輸出信號(hào)的第一可變阻抗驅(qū)動(dòng)器；以及 第二驅(qū)動(dòng)器臂，包括用于驅(qū)動(dòng)所述差分信號(hào)的第二單端輸出信號(hào)的第二可變阻抗驅(qū)動(dòng)器， 其中每個(gè)所述可變阻抗驅(qū)動(dòng)器包括多個(gè)驅(qū)動(dòng)器分片，每個(gè)驅(qū)動(dòng)器分片包括前置驅(qū)動(dòng)器電路和驅(qū)動(dòng)器電路。
2.根據(jù)權(quán)利要求1所述的差分驅(qū)動(dòng)器，還包括: 第一重新定時(shí)塊，所述第一重新定時(shí)塊向所述第一可變阻抗驅(qū)動(dòng)器提供第一多個(gè)經(jīng)重新定時(shí)的信號(hào)；以及 第二重新定時(shí)塊，所述第二重新定時(shí)塊向所述第二可變阻抗驅(qū)動(dòng)器提供第二多個(gè)經(jīng)重新定時(shí)的信號(hào)。
3.根據(jù)權(quán)利要求2所述的差分驅(qū)動(dòng)器，其中每個(gè)所述重新定時(shí)塊包括多個(gè)重新定時(shí)分片，并且其中每個(gè)所述重新定時(shí)分片與預(yù)加重濾波器的抽頭相對(duì)應(yīng)。
4.根據(jù)權(quán)利要求3所述的差分驅(qū)動(dòng)器，其中每個(gè)所述重新定時(shí)分片包括: 第一寄存器，用于接收第一半速率數(shù)據(jù)信號(hào)； 第二寄存器，用于接收第二半速率數(shù)據(jù)信號(hào)；以及 多路復(fù)用器，用于將所述第一半速率數(shù)據(jù)信號(hào)和所述第二半速率數(shù)據(jù)信號(hào)復(fù)用為全速率數(shù)據(jù)信號(hào)， 其中差分時(shí)鐘信號(hào)的第一單端時(shí)鐘信號(hào)由所述第一寄存器的時(shí)鐘輸入接收，并且所述差分時(shí)鐘信號(hào)的第二單端時(shí)鐘信號(hào)由所述第二寄存器的時(shí)鐘輸入接收。
5.根據(jù)權(quán)利要求2至4中任一項(xiàng)所述的差分驅(qū)動(dòng)器，還包括: 第一可編程反向多路復(fù)用器，所述第一可編程反向多路復(fù)用器被置于所述第一重新定時(shí)塊與所述第一可變阻抗驅(qū)動(dòng)器之間；以及 第二可編程反向多路復(fù)用器，所述第二可編程反向多路復(fù)用器被置于所述第二重新定時(shí)塊與所述第二可變阻抗驅(qū)動(dòng)器之間。
6.根據(jù)權(quán)利要求3至4中任一項(xiàng)所述的差分驅(qū)動(dòng)器，還包括: 第一可編程反相器，所述第一可編程反相器接收與所述預(yù)加重濾波器的前置抽頭相對(duì)應(yīng)的第一重新定時(shí)分片的輸出；以及 第二可編程反相器，所述第二可編程反相器接收與所述預(yù)加重濾波器的第二后置(P2)抽頭相對(duì)應(yīng)的第二重新定時(shí)分片的輸出。
7.根據(jù)權(quán)利要求6所述的差分驅(qū)動(dòng)器，還包括: 多個(gè)2:1多路復(fù)用器，每個(gè)2:1多路復(fù)用器接收與所述預(yù)加重濾波器的第一后置(Pl)抽頭相對(duì)應(yīng)的第三重新定時(shí)分片和與所述預(yù)加重濾波器的主抽頭相對(duì)應(yīng)的第四重新定時(shí)分片的輸出。
8.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的差分驅(qū)動(dòng)器，還包括: 第一延遲控制電路，所述第一延遲控制電路接收輸入差分時(shí)鐘信號(hào)并且輸出用于所述第一驅(qū)動(dòng)器臂的第一經(jīng)偏斜校正的差分時(shí)鐘信號(hào)；以及 第二延遲控制電路，所述第二延遲控制電路接收所述輸入差分時(shí)鐘信號(hào)并且輸出用于所述第二驅(qū)動(dòng)器臂的第二經(jīng)偏斜校正的差分時(shí)鐘信號(hào)。
9.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的差分驅(qū)動(dòng)器，還包括: 第一占空比失真(DCD)控制電路，所述第一 DCD控制電路接收輸入差分時(shí)鐘信號(hào)并且輸出用于所述第一驅(qū)動(dòng)器臂的第一經(jīng)DCD校正的差分時(shí)鐘信號(hào)；以及 第二 DCD控制電路，所述第二 DCD控制電路接收所述輸入差分時(shí)鐘信號(hào)并且輸出用于所述第二驅(qū)動(dòng)器臂的第二經(jīng)D⑶校正的差分時(shí)鐘信號(hào)。
10.根據(jù)權(quán)利要求9所述的差分驅(qū)動(dòng)器，還包括: 第一 DCD檢測(cè)電路，所述第一 DCD檢測(cè)電路接收來(lái)自所述第一可變阻抗驅(qū)動(dòng)器的第一單端輸出信號(hào)并且向所述第一 DCD控制電路提供第一 DCD控制信號(hào)；以及 第二 DCD檢測(cè)電路，所述第二 DCD檢測(cè)電路接收來(lái)自所述第二可變阻抗驅(qū)動(dòng)器的第二單端輸出信號(hào)并且向所述第二 DCD控制電路提供第二 DCD控制信號(hào)。
11.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的差分驅(qū)動(dòng)器，其中所述前置驅(qū)動(dòng)器電路被配置成以下四個(gè)狀態(tài)中的一個(gè)狀態(tài):將所述驅(qū)動(dòng)器電路配置為驅(qū)動(dòng)器模式的第一狀態(tài)；將所述驅(qū)動(dòng)器電路配置為三態(tài)模式的第二狀態(tài)；將所述驅(qū)動(dòng)器電路配置為第一片上端接模式的第三狀態(tài)；以及將所述驅(qū)動(dòng)器電路配置為第二片上端接模式的第四狀態(tài)。
12.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的差分驅(qū)動(dòng)器，其中所述驅(qū)動(dòng)器電路包括可變單元驅(qū)動(dòng)器電路。
13.根據(jù)權(quán)利要求12所述的差分驅(qū)動(dòng)器，其中所述可變單元驅(qū)動(dòng)器電路包括: 多個(gè)PMOS晶體管組，所述多個(gè)PMOS晶體管組具有被并聯(lián)布置的不同數(shù)目的PMOS晶體管；以及 多個(gè)NMOS晶體管組，所述多個(gè)NMOS晶體管組具有被并聯(lián)布置的不同數(shù)目的NMOS晶體管。
14.根據(jù)權(quán)利要求13所述的差分驅(qū)動(dòng)器，其中每個(gè)所述晶體管組由控制所述晶體管組被使用還是不被使用的控制信號(hào)控制。
15.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的差分驅(qū)動(dòng)器，還包括: 片上端接電路，所述片上端接電路被置于所述第一可變阻抗驅(qū)動(dòng)器和所述第二可變阻抗驅(qū)動(dòng)器的輸出之間。
16.—種用于驅(qū)動(dòng)差分信號(hào)的方法,所述方法包括: 向第一驅(qū)動(dòng)器臂中的第一可變阻抗驅(qū)動(dòng)器提供第一多個(gè)經(jīng)重新定時(shí)的信號(hào)；以及 向第二驅(qū)動(dòng)器臂中的第二可變阻抗驅(qū)動(dòng)器提供第二多個(gè)經(jīng)重新定時(shí)的信號(hào)， 其中每個(gè)所述可變阻抗驅(qū)動(dòng)器包括多個(gè)驅(qū)動(dòng)器分片，每個(gè)驅(qū)動(dòng)器分片包括前置驅(qū)動(dòng)器電路和驅(qū)動(dòng)器電路。
17.根據(jù)權(quán)利要求16所述的方法，還包括: 使用第一重新定時(shí)塊生成所述第一多個(gè)經(jīng)重新定時(shí)的信號(hào)；以及 使用第二重新定時(shí)塊生成所述第二多個(gè)經(jīng)重新定時(shí)的信號(hào)， 其中每個(gè)所述重新定時(shí)塊包括多個(gè)重新定時(shí)分片，并且其中每個(gè)所述重新定時(shí)分片與預(yù)加重濾波器的抽頭相對(duì)應(yīng)。
18.根據(jù)權(quán)利要求16至17中任一項(xiàng)所述的方法，其中所述驅(qū)動(dòng)器電路包括可變單元驅(qū)動(dòng)器電路，所述方法還包括: 可編程地配置每個(gè)驅(qū)動(dòng)器分片的所述可變單元驅(qū)動(dòng)器電路以具有等于驅(qū)動(dòng)單元的數(shù)目的驅(qū)動(dòng)強(qiáng)度。
19.根據(jù)權(quán)利要求16至17中任一項(xiàng)所述的方法，還包括: 通過(guò)改變被應(yīng)用于在所述第一驅(qū)動(dòng)器臂與所述第二驅(qū)動(dòng)器臂之間的片上端接電路裝置的共模參考電壓來(lái)調(diào)整輸出電壓擺幅。
20.一種集成電路，包括: 第一數(shù)據(jù)輸出引腳； 第二數(shù)據(jù)輸出引腳； 第一驅(qū)動(dòng)器臂，包括用于向所述第一數(shù)據(jù)輸出引腳上驅(qū)動(dòng)差分信號(hào)的第一單端輸出信號(hào)的第一可變阻抗驅(qū)動(dòng)器；以及 第二驅(qū)動(dòng)器臂，包括用于向所述第二數(shù)據(jù)輸出引腳上驅(qū)動(dòng)所述差分信號(hào)的第二單端輸出信號(hào)的第二可變阻抗驅(qū)動(dòng)器， 其中每個(gè)所述可變阻抗驅(qū)動(dòng)器包括多個(gè)驅(qū)動(dòng)器分片，每個(gè)驅(qū)動(dòng)器分片包括前置驅(qū)動(dòng)器電路和驅(qū)動(dòng)器電路。
【文檔編號(hào)】H03K19/0185GK104242907SQ201410266018
【公開(kāi)日】2014年12月24日 申請(qǐng)日期:2014年6月13日 優(yōu)先權(quán)日:2013年6月14日
【發(fā)明者】B·I·王, 丁瑋琦, T·T·黃, R·埃爾南德斯, H·林 申請(qǐng)人:阿爾特拉公司