專利名稱：獲得高精度時鐘的電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種時鐘信號的產(chǎn)生電路。
背景技術(shù)：
在專用DSP、通信專用集成電路和儀器設(shè)備專用集成電路的設(shè)計(jì)過程中，經(jīng)常遇到從高頻時鐘中獲取低頻時鐘的問題，同時對低頻時鐘的占空比以及抖動等性能有一定的要求。在很多情況下，高速時鐘的頻率是低速時鐘頻率的整數(shù)倍，只要設(shè)計(jì)一個簡單的分頻器如超前進(jìn)位計(jì)數(shù)器等就可實(shí)現(xiàn)高頻到低頻的變換。但是，有時高速時鐘的頻率不是低速時鐘的整數(shù)倍。這種問題在專用集成電路(ASIC)的設(shè)計(jì)過程中也經(jīng)常遇到。在智能手機(jī)中， GPS系統(tǒng)使用的時鐘為16. 369MHz，而手機(jī)所用的系統(tǒng)時鐘為^MHz。首先將16. 369MHz的晶體經(jīng)過內(nèi)部鎖相環(huán)，進(jìn)行36 (或者其它倍數(shù)的整數(shù))倍頻，得到589. 284MHz的高頻時鐘； 然后對這個高速時鐘進(jìn)行分頻，產(chǎn)生26MHz時鐘。分頻系數(shù)為589.284^-26 = 22. 664769230769230769230769230769。該^MHz時鐘的時鐘頻率受16. 369MHz的晶體的影響，二者是一個線性關(guān)系，精確度不好。如果^MHz的時鐘偏離較大，則目標(biāo)時鐘的精度達(dá)不到要求，通過調(diào)整小數(shù)部分的值，就可以使目標(biāo)時鐘的精度達(dá)到要求。
發(fā)明內(nèi)容為了克服現(xiàn)有從高速時鐘獲得的低速時鐘頻率不精確的技術(shù)問題，本實(shí)用新型提供一種獲得高精度時鐘的電路。本實(shí)用新型的技術(shù)解決方案是—種獲得特定高精度時鐘的方法，其特殊之處在于該方法包括以下步驟1]根據(jù)輸入高頻時鐘和目標(biāo)時鐘的目標(biāo)分頻比N，按照M < N <M+1的要求，將輸入高頻時鐘同時進(jìn)行分頻數(shù)為M和分頻數(shù)為M+1的分頻，獲得兩路分頻信號；2]將兩路分頻信號按照以下方式進(jìn)行選通輸出，獲得目標(biāo)時鐘2. 1]根據(jù)目標(biāo)分頻比N的計(jì)算公式確定在特定時間內(nèi)兩路分頻信號的選通次數(shù) Nl 禾口 N2
權(quán)利要求1.一種獲得高精度時鐘的電路，其特征在于包括第一計(jì)數(shù)器(1)、第二計(jì)數(shù)器O)、選擇器、I個累加器、用于存儲累加器的控制信號存儲器，其中I彡2;所述第一計(jì)數(shù)器(1)的輸入端接高頻時鐘DC0，其輸出端接選擇器DO端；所述第二計(jì)數(shù)器O)的輸入端接高頻時鐘DC0，其輸出端接選擇器Dl端；所述第二計(jì)數(shù)器O)的分頻數(shù)比第一計(jì)數(shù)器(1)的分頻數(shù)多1 ；所述I個累加器的高端和低端依次連接，且第一個累加器的低端接地，最后一個累加器的高端接選擇器的控制端SO ；所述存儲器輸出的I位控制信號依次送入相應(yīng)累加器的控制端(A1、A2…、"·ΑΙ)；所述選擇器的輸出端分別與第一計(jì)數(shù)器(1)、第二計(jì)數(shù)器( 以及I個累加器的時鐘端相接。
2.根據(jù)權(quán)利要求1所述的獲得高精度時鐘的電路，其特征在于還包括異步復(fù)位電路， 所述異步復(fù)位電路的輸出端分別與第一計(jì)數(shù)器(1)、第二計(jì)數(shù)器O)、I個累加器的復(fù)位端 REST相接。
3.根據(jù)權(quán)利要求1或2所述的獲得高精度時鐘的電路，其特征在于還包括高頻時鐘產(chǎn)生電路，所述高頻時鐘產(chǎn)生電路包括依次連接的晶體振蕩電路、內(nèi)部鎖相環(huán)電路和倍頻電路。
4.根據(jù)權(quán)利要求3所述的獲得高精度時鐘的電路，其特征在于所述晶體振蕩電路的時鐘頻率為16. 369MHz，所述倍頻電路的倍頻數(shù)為36。
5.根據(jù)權(quán)利要求4所述的獲得高精度時鐘的電路，其特征在于所述第一計(jì)數(shù)器(1) 的分頻數(shù)為22。
專利摘要本實(shí)用新型涉及獲得高精度時鐘的電路，包括第一計(jì)數(shù)器、第二計(jì)數(shù)器、選擇器、I個累加器、用于存儲累加器的控制信號存儲器，其中I≥2；第一計(jì)數(shù)器的輸入端接高頻時鐘，其輸出端接選擇器D0端；第二計(jì)數(shù)器的輸入端接高頻時鐘，其輸出端接選擇器D1端；第二計(jì)數(shù)器的分頻數(shù)比第一計(jì)數(shù)器的分頻數(shù)多1；I個累加器的高端和低端依次連接，且第一累加器的低端接地，最后個累加器的高端接選擇器的控制端；存儲器輸出的I位控制信號依次送入相應(yīng)累加器的控制端；選擇器的輸出端分別與第一、第二計(jì)數(shù)器以及I個累加器的時鐘端相接。本實(shí)用新型克服了現(xiàn)有從高速時鐘獲得的低速時鐘頻率不精確的技術(shù)問題，本實(shí)用新型可以實(shí)現(xiàn)任意分頻比的分頻。
文檔編號H03L7/08GK202103650SQ201020669638
公開日2012年1月4日 申請日期2010年12月20日 優(yōu)先權(quán)日2010年12月20日
發(fā)明者黃海生 申請人:陜西圣鼎科技有限公司