一種基于實時時鐘芯片的svg系統(tǒng)的制作方法
【技術領域】
[0001]本實用新型涉及外部RTC (Real-Time Clock)高效應用的領域，具體地說，本設計涉及一種基于實時時鐘芯片的SVG(Static Var Generator)系統(tǒng)。
【背景技術】
[0002]在生產(chǎn)生活中許多領域都有對時間實時檢測的要求。控制器多配有實時時鐘，用于計算當前時間的；還有作為其他芯片的中斷輸入?，F(xiàn)在大部分時鐘芯片都需要外接晶振以供RTC正常工作，增加PCB板走線，精度不高，影響時鐘穩(wěn)定性。遇閏年需要手動調(diào)整，不智能。

【發(fā)明內(nèi)容】

[0003]針對相關技術領域文獻和以上現(xiàn)有技術的不足，在大量現(xiàn)有文獻研究和長期在相關領域研發(fā)實踐的基礎上，本實用新型提出“一種基于實時時鐘芯片的SVG系統(tǒng)”，克服了現(xiàn)有技術中“外接晶振以供RTC正常工作，增加PCB板走線，精度不高，影響時鐘穩(wěn)定性”等技術難題。
[0004]為了解決上述技術問題，本實用新型采用的技術方案是:一種基于實時時鐘芯片的SVG系統(tǒng)，包括中央控制單元，所述中央控制單元通過總線與時鐘芯片電路連接，中央控制單元SCL引腳與時鐘芯片SCL引腳的連接線連接上拉電阻R1，中央控制單元SDA引腳與時鐘芯片SDA引腳的連接線連接上拉電阻R2，上拉電阻Rl和上拉電阻R2連接到VDD網(wǎng)絡，時鐘芯片TEST引腳連接到雙向二極管的第2引腳，雙向二極管的第I引腳和第3引腳分別連接到備用電源和VDD網(wǎng)絡上。所述時鐘芯片的SCL引腳和SDA引腳采用開漏結(jié)構(gòu)。該系統(tǒng)還包括連接于時鐘芯片的濾波電路，包括并聯(lián)的電容Cl和電容C2。所述時鐘芯片的FOE引腳為高電平時，F(xiàn)OUT引腳輸出32.768kHz的頻率信號。所述的時鐘芯片采用RX-8025T芯片，所述的中央控制單元采用K60芯片。所述時鐘芯片在SVG系統(tǒng)上電初始化時初始化系統(tǒng)的軟件時鐘。
[0005]本實用新型采用上述技術方案，與現(xiàn)有技術相比，本實用新型中所用時鐘芯片內(nèi)置高穩(wěn)度的32.768kHz的DTCXO (數(shù)字溫度補償晶體振蕩器)，通過FOUT引腳輸出一個32.768kHz的頻率信號；具有閏年自動調(diào)整功能(2000到2099);固定周期定時中斷功能。固定周期范圍244.14us?4096min任意時間設定；定時更新中斷功能。可以根據(jù)內(nèi)部時鐘的定時設定，每秒或每分鐘產(chǎn)生一個中斷事件；鑒于以上優(yōu)勢及此系統(tǒng)結(jié)構(gòu)的易操作性，此設計有十分可觀的市場前景。
【附圖說明】
[0006]圖1為本實用新型【具體實施方式】的RX-8025T與K60通過I2C總線接口相連；
[0007]圖2為本實用新型【具體實施方式】的時鐘芯片工作流程；
[0008]圖3為本實用新型【具體實施方式】的MCU (Micro Control Unit)與外部專用實時芯片之間的數(shù)據(jù)通訊流程；
[0009]圖4為本實用新型【具體實施方式】的寄存器寫操作流程；
[0010]圖5為本實用新型【具體實施方式】的寄存器讀操作流程；
【具體實施方式】
[0011]下面對照附圖，通過對實施案例的描述，以期對本實用新型的【具體實施方式】所涉及的各構(gòu)件的形狀、構(gòu)造、各部分之間的相互位置及連接關系、各部分的作用及工作原理、制造工藝及操作使用方法等，作進一步詳細的說明，以幫助本領域技術人員對本實用新型的發(fā)明構(gòu)思、技術方案有更完整、準確和深入的理解。
[0012]—種基于實時時鐘芯片的SVG系統(tǒng)，包括中央控制單元，所述中央控制單元通過總線與時鐘芯片電路連接，中央控制單元SCL引腳與時鐘芯片SCL引腳的連接線連接上拉電阻R1，中央控制單元SDA引腳與時鐘芯片SDA引腳的連接線連接上拉電阻R2，上拉電阻Rl和上拉電阻R2連接到VDD網(wǎng)絡，時鐘芯片TEST引腳連接到雙向二極管的第2引腳，雙向二極管的第I引腳和第3引腳分別連接到備用電源和VDD網(wǎng)絡上。所述時鐘芯片的SCL引腳和SDA引腳采用開漏結(jié)構(gòu)。該系統(tǒng)還包括連接于時鐘芯片濾波電路，包括并聯(lián)的電容Cl和電容C2。所述時鐘芯片的FOE引腳為高電平時，F(xiàn)OUT引腳輸出32.768kHz的頻率信號。
[0013]如圖1所示圖中R1，R2為上拉電阻，時鐘芯片的SDA，SCL引腳為開漏結(jié)構(gòu)，閑置時為高電平。BAT45C雙向二極管，當VDD網(wǎng)絡有電時，由于二極管的單向?qū)щ娦噪娏鹘?jīng)Dl上管由2腳輸出，下面的二極管截止，保證電池BTl不被充電。
[0014]當VDD網(wǎng)絡斷電時電池BTl給Dl下管供電，由于二極管的單向?qū)щ娦噪娏鹘?jīng)Dl下管由2腳輸出，上管截止，保證電池只給時鐘供電，保證低耗節(jié)能。電池BTl是后備電源，防止系統(tǒng)掉電時，數(shù)據(jù)丟失。
[0015]Cl、C2連接于時鐘芯片的電源與地之間，起濾波作用。
[0016]FOUT引腳輸出32.768kHz的頻率信號，此功能需要FOE引腳狀態(tài)使能。FOE為高電平時FOUT引腳才會有頻率信號輸出。上圖結(jié)構(gòu)中沒有用到F0UT，故FOE與地相連，R3為下拉電阻。
[0017]K60與RX-8025T時鐘芯片通過I2C總線相連，K60作為主控器，控制I2C總線的時鐘和數(shù)據(jù)傳輸?shù)拈_始、停止、重新開始信號，時鐘芯片作為被控器產(chǎn)生應答信號，給K60提供時鐘數(shù)據(jù)，在主控器需要時鐘數(shù)據(jù)的時候及時提供實時時鐘信息。在主控器不需要時鐘數(shù)據(jù)時后臺計時實時時鐘。
[0018]上面結(jié)合附圖對本設計進行了示例性描述，顯然本設計具體實現(xiàn)并不受上述方式的限制，只要采用了本設計的方法構(gòu)思和技術方案進行的各種非實質(zhì)性的改進，或未經(jīng)改進將本設計的構(gòu)思和技術方案直接應用于其它場合的，均在本設計的保護范圍之內(nèi)。
【主權項】
1.一種基于實時時鐘芯片的SVG系統(tǒng)，包括中央控制單元，其特征在于:所述中央控制單元通過總線與時鐘芯片電路連接，中央控制單元SCL引腳與時鐘芯片SCL引腳的連接線連接上拉電阻R1，中央控制單元SDA引腳與時鐘芯片SDA引腳的連接線連接上拉電阻R2，上拉電阻Rl和上拉電阻R2連接到VDD網(wǎng)絡，時鐘芯片TEST引腳連接到雙向二極管的第2引腳，雙向二極管的第I引腳和第3引腳分別連接到備用電源和VDD網(wǎng)絡上。2.根據(jù)權利要求1所述的基于實時時鐘芯片的SVG系統(tǒng)，其特征在于:所述時鐘芯片的SCL引腳和SDA引腳采用開漏結(jié)構(gòu)。3.根據(jù)權利要求1所述的基于實時時鐘芯片的SVG系統(tǒng)，其特征在于:該系統(tǒng)還包括連接于時鐘芯片的濾波電路，包括并聯(lián)的電容Cl和電容C2。4.根據(jù)權利要求1所述的基于實時時鐘芯片的SVG系統(tǒng)，其特征在于:所述時鐘芯片的FOE引腳為高電平時，F(xiàn)OUT引腳輸出32.768kHz的頻率信號。5.根據(jù)權利要求1所述的基于實時時鐘芯片的SVG系統(tǒng)，其特征在于:所述的時鐘芯片采用RX-8025T芯片，所述的中央控制單元采用K60芯片。6.根據(jù)權利要求1所述的基于實時時鐘芯片的SVG系統(tǒng)，其特征在于:所述時鐘芯片在SVG系統(tǒng)上電初始化時初始化系統(tǒng)的軟件時鐘。
【專利摘要】本實用新型公開了一種基于實時時鐘芯片的SVG系統(tǒng)，包括中央控制單元，所述中央控制單元通過I2C總線與時鐘芯片連接。所述時鐘芯片的SCL引腳和SDA引腳采用開漏結(jié)構(gòu)，中央控制單元SCL引腳與時鐘芯片SCL引腳的連接線連接上拉電阻R1，中央控制單元SDA引腳與時鐘芯片SDA引腳的連接線連接上拉電阻R2，上拉電阻R1和上拉電阻R2連接到VDD網(wǎng)絡，時鐘芯片TEST引腳連接到雙向二極管的第2引腳，雙向二極管的第1引腳和第3引腳分別連接到備用電源和VDD網(wǎng)絡上。該系統(tǒng)還包括連接于時鐘芯片濾波電路，包括并聯(lián)的電容C1和電容C2。本實用新型系統(tǒng)結(jié)構(gòu)的易操作性，此設計有十分可觀的市場前景。
【IPC分類】G06F1/14
【公開號】CN204883472
【申請?zhí)枴緾N201520321375
【發(fā)明人】束龍勝, 楊艷, 楊振, 徐成, 陶思磊, 汪霞, 劉建文, 劉勇, 楊健, 高之發(fā), 楊春騎
【申請人】安徽鑫龍電器股份有限公司
【公開日】2015年12月16日
【申請日】2015年5月18日