專利名稱：高速并行數(shù)據(jù)串行化中的時鐘同步電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)傳輸領(lǐng)域，更具體的來講，涉及高速并行數(shù)據(jù)串行化中的 一種時鐘同步的電路。
背景技術(shù)：
目前，高速并行數(shù)據(jù)串行化技術(shù)主要有兩種樹結(jié)構(gòu)(Tree Architecture) 和移位寄存器結(jié)構(gòu)(Shift-Register Architecture)。樹結(jié)構(gòu)的單元電路為二 到一的并串轉(zhuǎn)換電路(MUX2:1)，隨著并行數(shù)據(jù)位數(shù)的增加而所需的MUX2:1單元 呈指數(shù)增加，這使得單純采用樹結(jié)構(gòu)的并串轉(zhuǎn)換電路變得規(guī)模龐大，會導(dǎo)致元 器件體積過大何成本的過高。而移位寄存器由于其結(jié)構(gòu)本身的緣故，其工作速 度不會很高，使得只采用移位寄存器結(jié)構(gòu)的并串轉(zhuǎn)換電路速度較慢。又因?yàn)闃?結(jié)構(gòu)的并行輸入數(shù)據(jù)的位寬只能是2的指數(shù)(如8， 16， 64等)，而移位寄存器的 并行輸入數(shù)據(jù)的位寬相當(dāng)靈活，可以是任何整數(shù)(如IO， 25, 39等)。所以在高 速并串轉(zhuǎn)換電路中將兩者結(jié)合成為必然的趨勢，即在低速部分用移位寄存器結(jié) 構(gòu)而高速部分則用樹形結(jié)構(gòu)。在這兩種相結(jié)合的技術(shù)中，高速部分(樹結(jié)構(gòu)) 采用電流模邏輯電路(CML)，低速部分(移位寄存器結(jié)構(gòu))則采用CMOS靜態(tài)邏 輯電路(CMOS Logical)。這兩種邏輯電路對應(yīng)了兩種不同電平的時鐘CML電 平時鐘和CM0S Logical電平時鐘。由于CML電平為非滿擺幅，CMOS Logical電 平為滿擺幅，所以時鐘在CML電路和CMOS Logical電路之間要進(jìn)行電平轉(zhuǎn)換。
在移位寄存器結(jié)構(gòu)和樹結(jié)構(gòu)的并串轉(zhuǎn)換電路當(dāng)中，時鐘方向是從CML電路到 CMOS Logical電路，而數(shù)據(jù)方向是從CMOS Logical電路到CML電路。時鐘與數(shù)據(jù) 不是同一方向，所以對數(shù)據(jù)與時鐘之間的時序關(guān)系要求很嚴(yán)格。又因?yàn)镃ML電平 到CMOS Logical電平轉(zhuǎn)換電路有一定的延時，尤其在CML電路與CMOS Logical電路接口處，并且，這樣的延時會隨工藝、溫度和電路(PVT)變化而變化，這 就導(dǎo)致電流模邏輯電路采集數(shù)據(jù)的時鐘與靜態(tài)邏輯電路數(shù)據(jù)輸出的時序不相匹 配，最終導(dǎo)致數(shù)據(jù)不能被準(zhǔn)確地采集。
為解決上面所述的問題，現(xiàn)行技術(shù)主要是在CML時鐘上增加一定的延時，來 平衡CML電平到CMOS Logical電平轉(zhuǎn)換電路的延時，使時序滿足要求，從而保證 CML電路能準(zhǔn)確地采到CMOS Logical電路送來的數(shù)據(jù)。然而，CML的延遲單元延 時時間很短(如30ps)，而需要平衡的延時很大(如300ps)，這樣就需要大量的 延遲單元。而且所有CML電路的時鐘均要增加相同的延時，這樣就大大增加了系 統(tǒng)的功耗(每個延遲單元電流200uA)。另外，當(dāng)外界環(huán)境發(fā)生變化時，CML電平 到CM0S Logical電平轉(zhuǎn)換電路的延時也會發(fā)生變化，在CML的時鐘上增加延時的 方法，因?yàn)椴捎玫氖情_環(huán)結(jié)構(gòu)的無反饋回路，是不可控的，所以當(dāng)需要平衡的 電平轉(zhuǎn)換延時變化超過一定的范圍時，CML的延遲單元延時就無法滿足平衡的要 求，導(dǎo)致數(shù)據(jù)不能被準(zhǔn)確采集。 發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題在于，提供一種高速并行數(shù)據(jù)串行化中的時鐘 同步電路，使高速并行數(shù)據(jù)串行化系統(tǒng)中的靜態(tài)邏輯電路中送出數(shù)據(jù)的時鐘與 電流模邏輯電路中采集數(shù)據(jù)的時鐘同步，并且不受外界環(huán)境(PVT)影響，功 耗也顯著降低。
為達(dá)到上述目的，本發(fā)明采用以下技術(shù)方案來實(shí)現(xiàn)
一般高速并行數(shù)據(jù)串行化系統(tǒng)中包括移位寄存器結(jié)構(gòu)的并串轉(zhuǎn)換單元(以 下稱靜態(tài)邏輯電路)、樹形結(jié)構(gòu)的并串轉(zhuǎn)換單元(以下也稱為電流模邏輯電路)、
電平轉(zhuǎn)換模塊和分頻器。N位并行數(shù)據(jù)經(jīng)過移位寄存器并串轉(zhuǎn)換電路，轉(zhuǎn)換成
為位數(shù)較少的并行數(shù)據(jù)，該并行數(shù)據(jù)被樹形結(jié)構(gòu)并串轉(zhuǎn)換器采集并轉(zhuǎn)換成為高速串行數(shù)據(jù)。CML電平的時鐘信號經(jīng)過分頻，提供給樹形結(jié)構(gòu)并串轉(zhuǎn)換器作為 其時鐘信號。CML電平的時鐘信號經(jīng)過電平轉(zhuǎn)換，轉(zhuǎn)換為CMOS Logical電平 的時鐘信號，并經(jīng)過N分頻，作為移位寄存器結(jié)構(gòu)并串轉(zhuǎn)換電路的時鐘信號。
本發(fā)明在以上并串轉(zhuǎn)換電路當(dāng)中增加了一個可控的延時鏈回路，該回路包 括一個延時鏈模塊、電平轉(zhuǎn)換模塊、采樣模塊和延時鏈控制模塊。該延時鏈回 路是通過以下步驟實(shí)現(xiàn)時鐘同步的采樣模塊利用CML時鐘采集靜態(tài)邏輯電路 輸出數(shù)據(jù)的時鐘，得到沿采樣數(shù)據(jù)，將沿采樣數(shù)據(jù)經(jīng)過電平轉(zhuǎn)換成為靜態(tài)邏輯 電平信號，延時鏈控制模塊采集經(jīng)過電平轉(zhuǎn)換的沿采樣數(shù)據(jù)，根據(jù)沿采樣數(shù)據(jù) 向延時鏈模塊發(fā)出延時控制信號，延時鏈模塊根據(jù)延時鏈控制模塊的指令，對 經(jīng)過電平轉(zhuǎn)換的時鐘信號進(jìn)行延時處理，并將處理后的時鐘信號傳送至靜態(tài)邏 輯并行數(shù)據(jù)串行化電路。
作為本發(fā)明的一種優(yōu)選方案，靜態(tài)邏輯電路為N到2的并串轉(zhuǎn)換電路，電 流模邏輯電路為2到1的并串轉(zhuǎn)換電路。
作為本發(fā)明的一種優(yōu)選方案，采樣模塊由一個CML的上升沿觸發(fā)的D觸發(fā)
器構(gòu)成。
作為本發(fā)明的一種優(yōu)選方案，所述電平轉(zhuǎn)換模塊由一個比較器構(gòu)成，其功 能是將CML電平轉(zhuǎn)換成CMOS Logical電平。
作為本發(fā)明的一種優(yōu)選方案，所述延時鏈模塊由一連串緩沖器和N個傳輸 門組成，通過打開其中一個和關(guān)閉其他所有傳輸門來選擇緩沖器鏈上的延時， 從而達(dá)到延時的可控。
作為本發(fā)明的一種優(yōu)選方案， 一個緩沖器的延時為延時鏈模塊的延時步 進(jìn)， 一個傳輸門的延時為延時鏈模塊的最小延時， 一個傳輸門加上所有緩沖器 的延時為延時鏈模塊的最大延時。作為本發(fā)明的一種優(yōu)選方案，最大延時與最小延時之差必須大于所要被延 時時鐘的周期。
作為本發(fā)明的一種優(yōu)選方案，延時鏈控制模塊由一個N位的環(huán)形計數(shù)器構(gòu) 成，延時鏈控制模塊的N位計數(shù)器與延時鏈模塊的N個傳輸門一一對應(yīng)，計數(shù) 器某位為高電平時，與其對應(yīng)的門電路為開。
作為本發(fā)明的一種優(yōu)選方案，系統(tǒng)復(fù)位時，高脈沖出現(xiàn)在環(huán)形計數(shù)器的中 間位置，若沿采樣數(shù)據(jù)為l，增加延時鏈的延時，若沿采樣數(shù)據(jù)為0，則減少延 時鏈的延時，當(dāng)沿采樣數(shù)據(jù)出現(xiàn)1-0-1或0-1-0時，表明電流模邏輯和靜態(tài)邏輯 之間接口時鐘上升沿已經(jīng)對齊，且被鎖住。
現(xiàn)行技術(shù)是在CML時鐘上加延時即通過增加CML延時單元來達(dá)到系統(tǒng)中 兩種不同電平時鐘的同步的，設(shè)每個CML延時單元的電流為200uA，延時為 30ps ， 一般需要平衡的延時時間300ps，則需要在后續(xù)的2到一并串轉(zhuǎn)換模塊 和輸出同步模塊的時鐘上分別加10個CML延時單元，這樣總電流就為 200uA*10*2=4mA?？梢钥闯?，現(xiàn)行技術(shù)中，所需要的功耗與需要平衡的時間 成正比。而本專利中是在CMOS Logical時鐘上加延時，增加可控的延時鏈。同 樣平衡300ps的時間，需增加一個CML的D觸發(fā)器(400uA)， 一個電平轉(zhuǎn)換 單元(100uA)， 一個延時鏈(100uA)及延時鏈控制單元(50uA，可工作在低 頻下，進(jìn)一步節(jié)約功耗)?？傠娏鳛?00uA+100uA+100uA+50uA二650uA。本發(fā) 明所需要增加的功耗與現(xiàn)行技術(shù)所需要增加的功耗相比，其結(jié)果為650uA/4mA =0.1625，即僅為現(xiàn)有技術(shù)的16.25%.
此外，本發(fā)明中的延時鏈構(gòu)成一個反饋回路，不受工藝、電壓和溫度的影 響，比現(xiàn)有技術(shù)更加穩(wěn)定。
本發(fā)明的延時是可控的，并且是在一個周期范圍內(nèi)可控，這樣，即使待平衡的延時即使出現(xiàn)再大得變化，也可以得到有效平衡，彌補(bǔ)了現(xiàn)有技術(shù)在特殊
情況下平衡不足的缺陷。
以下結(jié)合附圖和具體實(shí)施方式
對本發(fā)明作進(jìn)一步詳細(xì)的說明。

圖1是樹形結(jié)構(gòu)并串轉(zhuǎn)換電路結(jié)構(gòu)示意圖。
圖2是移位寄存器結(jié)構(gòu)并串轉(zhuǎn)換電路結(jié)構(gòu)示意圖。
圖3樹形結(jié)構(gòu)并串轉(zhuǎn)換電路和移位寄存器結(jié)構(gòu)并串轉(zhuǎn)換電路結(jié)合結(jié)構(gòu)示意圖。
圖4是本發(fā)明實(shí)施例中帶延時鏈回路的并串轉(zhuǎn)換電路結(jié)構(gòu)示意圖。 圖5是本發(fā)明實(shí)施例中延時鏈模塊結(jié)構(gòu)示意圖。 圖6是本發(fā)明實(shí)施例中延時鏈控制模塊結(jié)構(gòu)示意圖。 圖7是本發(fā)明實(shí)施例中沿采樣時序圖。 圖8是本發(fā)明與現(xiàn)有技術(shù)對比圖。
具體實(shí)施方式

圖4是帶延時鏈回路的并串轉(zhuǎn)換電路結(jié)構(gòu)示意圖，可以解釋本發(fā)明的應(yīng)用， 通過本發(fā)明的延時鏈回路可以達(dá)到時鐘信號電平轉(zhuǎn)換前后的同步，可靠性比現(xiàn) 有技術(shù)增強(qiáng)并且更加節(jié)省功耗。圖4所示的并串轉(zhuǎn)換電路包括靜態(tài)邏輯電路(移 位寄存其結(jié)構(gòu)的并串轉(zhuǎn)換電路)、電流模邏輯電路(樹形結(jié)構(gòu)的并串轉(zhuǎn)換電路) 和延時鏈回路。延時鏈回路包括1個延時鏈模塊、2個電平轉(zhuǎn)換模塊、 一個采 樣模塊、 一個延時鏈控制模塊。電流模邏輯電路所采用的時鐘信號為CML電平 時鐘信號，該時鐘信號經(jīng)電平轉(zhuǎn)換為CMOS Logical電平時鐘并經(jīng)過延時后被 靜態(tài)邏輯電路采用，由于電平轉(zhuǎn)換造成的時鐘信號延遲通過延時鏈模塊得到平 衡，最終得到的兩個不同電平的時鐘信號是同步的。圖5是延時鏈模塊結(jié)構(gòu)示意圖，該模塊功能是對進(jìn)入延時鏈的時鐘進(jìn)行延 時，且延時可控。延時鏈模塊由一連串緩沖器和N個傳輸門構(gòu)成。通過打開其 中一個和關(guān)閉其它所有的傳輸門來選擇緩沖器鏈上的時鐘，從而達(dá)到可控的時 鐘延時。設(shè)從右向左延時漸漸變大，即最右端的傳輸門打開選擇最小延時，最 左端的傳輸門打開選擇最大延時。 一個傳輸門的延時為延時鏈模塊的最小延時; 一個緩沖器的延時為延時鏈模塊的延時步進(jìn)； 一個傳輸門的延時加上所有緩沖 器的延時為延時鏈模塊的最大延時。為了能實(shí)現(xiàn)360度相位調(diào)整，延時鏈中時 鐘的最大延時與最小延時之差(即所有緩沖器的延時總和)必須大于所要被延 時時鐘的周期。
圖6是延時鏈控制模塊結(jié)構(gòu)示意圖，該模塊功能是根據(jù)沿采樣數(shù)據(jù)來調(diào)整延 時鏈的延時，使電流模邏輯和靜態(tài)邏輯之間接口時鐘上升沿對齊。延時鏈控制 模塊由一個N位的環(huán)形計數(shù)器構(gòu)成。N位數(shù)據(jù)中僅有一位是l (即高脈沖)，其 他均為0。環(huán)形計數(shù)器的每位對應(yīng)延時鏈模塊相應(yīng)的傳輸門，當(dāng)計數(shù)器的某位為 高電平時，相應(yīng)的門電路為開，時鐘電路就獲得相應(yīng)的延時。本模塊根據(jù)沿采 樣數(shù)據(jù)來判斷是加還是減(即左移還是右移)。系統(tǒng)復(fù)位后，高脈沖應(yīng)出現(xiàn)在環(huán) 形計數(shù)器的中間，若沿采樣數(shù)據(jù)為l，則增加延時鏈的延時，高脈沖向左移動； 反之減少延時鏈的延時，高脈沖向右移動，如圖7所示。當(dāng)沿采樣數(shù)據(jù)出現(xiàn)1 一0—1或0—1—0變化時，表明電流模邏輯和靜態(tài)邏輯之間接口時鐘上升沿已 經(jīng)對齊，且被鎖住。
為了更好地描述本發(fā)明，圖1顯示了現(xiàn)有的屬性結(jié)構(gòu)的并串轉(zhuǎn)換電路結(jié)構(gòu)， 圖2顯示了移位寄存其結(jié)構(gòu)的并串轉(zhuǎn)換電路結(jié)構(gòu)，圖3顯示了移位寄存器加樹 形結(jié)構(gòu)的并串轉(zhuǎn)換電路結(jié)構(gòu)。
權(quán)利要求1.一種高速并行數(shù)據(jù)串行化中的時鐘同步電路，該電路應(yīng)用于高速并行數(shù)據(jù)串行化系統(tǒng)，所述系統(tǒng)包括靜態(tài)邏輯并行數(shù)據(jù)串行化電路、電流模邏輯并行數(shù)據(jù)串行化電路、電平轉(zhuǎn)換電路和時鐘分頻電路，其工作原理是較多位數(shù)的并行數(shù)據(jù)首先經(jīng)過靜態(tài)邏輯串行化電路，再經(jīng)過電流模邏輯串行化電路，最終轉(zhuǎn)化為高速串行數(shù)據(jù)，其特征是在于所述電路包括一個可控的延時鏈回路，該延時鏈回路包括延時鏈模塊、采樣模塊、電平轉(zhuǎn)換模塊和延時鏈控制模塊，該延時鏈回路中各模塊關(guān)系如下a.采樣模塊利用CML時鐘采集靜態(tài)邏輯電路輸出數(shù)據(jù)的時鐘，得到沿采樣數(shù)據(jù)；b.將沿采樣數(shù)據(jù)經(jīng)過電平轉(zhuǎn)換成為靜態(tài)邏輯電平信號；c.延時鏈控制模塊采集經(jīng)過電平轉(zhuǎn)換的沿采樣數(shù)據(jù)，根據(jù)沿采樣數(shù)據(jù)向延時鏈模塊發(fā)出延時控制信號。d.延時鏈模塊根據(jù)延時鏈控制模塊的指令，對經(jīng)過電平轉(zhuǎn)換的時鐘信號進(jìn)行延時處理，并將處理后的時鐘信號傳送至靜態(tài)邏輯并行數(shù)據(jù)串行化電路。
2. 根據(jù)權(quán)利要求1所述的高速并行數(shù)據(jù)串行化中的時鐘同步電路，a中所述 的采樣模塊由一個CML的上升沿觸發(fā)的D觸發(fā)器構(gòu)成。
3.根據(jù)權(quán)利要求1所述的高速并行數(shù)據(jù)串行化中的時鐘同步電路，所述電 平轉(zhuǎn)換模塊由一個比較器構(gòu)成，其功能是將CML電平轉(zhuǎn)換成Logical電平。
4. 根據(jù)權(quán)利要求1所述的高速并行數(shù)據(jù)串行化中的時鐘同步電路，所述延 時鏈模塊由一連串緩沖器和N個傳輸門組成，通過打開其中一個和關(guān)閉其他所 有傳輸門來選擇緩沖器鏈上的延時，從而達(dá)到延時的可控。
5. 根據(jù)權(quán)利要求4所述的高速并行數(shù)據(jù)串行化中的時鐘同步電路， 一個緩沖 器的延時為延時鏈模塊的延時步進(jìn)， 一個傳輸門的延時為延時鏈模塊的最小延時， 一個傳輸門加上所有緩沖器的延時為延時鏈模塊的最大延時。
6. 根據(jù)權(quán)利要求5所述的高速并行數(shù)據(jù)串行化中的時鐘同步電路，最大延 時與最小延時之差必須大于所要被延時時鐘的周期。
7. 根據(jù)權(quán)利要求1至6中任一權(quán)利要求所述的高速并行數(shù)據(jù)串行化中的時 鐘同步電路，延時鏈控制模塊由一個N位的環(huán)形計數(shù)器構(gòu)成。
8. 根據(jù)權(quán)利要求7所述的高速并行數(shù)據(jù)串行化中的時鐘同步電路，延時鏈 控制模塊的N位計數(shù)器與延時鏈模塊的N個傳輸門一一對應(yīng)，計數(shù)器某位為高 電平時，與其對應(yīng)的門電路為開。
9. 根據(jù)權(quán)利要求8所述的高速并行數(shù)據(jù)串行化中的時鐘同步電路，系統(tǒng)復(fù) 位時，高脈沖出現(xiàn)在環(huán)形計數(shù)器的中間位置。
10. 根據(jù)權(quán)利要求9所述的高速并行數(shù)據(jù)串行化中的時鐘同步電路，若沿采 樣數(shù)據(jù)為l，增加延時鏈的延時，若沿釆樣數(shù)據(jù)為0，則減少延時鏈的延時，當(dāng) 沿采樣數(shù)據(jù)出現(xiàn)1-0-1或0-1-0時，表明電流模邏輯和靜態(tài)邏輯之間接口時鐘上 升沿己經(jīng)對齊，且被鎖住。
專利摘要本實(shí)用新型公開了一種高速并行數(shù)據(jù)串行化中的時鐘同步電路，包括一個延時鏈模塊、延時鏈控制模塊、采樣模塊和電平轉(zhuǎn)換模塊。以上模塊在樹結(jié)構(gòu)并串轉(zhuǎn)換電路和移位寄存器并串轉(zhuǎn)換電路結(jié)合的高速并行數(shù)據(jù)串行化系統(tǒng)中形成一個可控的延時鏈回路，通過對CMOS Logical時鐘電平的延時，達(dá)到兩種不同電平時鐘的同步。本實(shí)用新型與現(xiàn)有技術(shù)相比，延時是可控的，且大大節(jié)約了系統(tǒng)功耗。
文檔編號H03L7/06GK201409126SQ20092003959
公開日2010年2月17日 申請日期2009年4月17日 優(yōu)先權(quán)日2009年4月17日
發(fā)明者卞興中, 莊志青, 明 黃 申請人:蘇州亮智科技有限公司