專利名稱：可編程開關(guān)矩陣的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)。
技術(shù)背景目前的集成電路采用的可編程開關(guān)矩陣結(jié)構(gòu)中，以FPGA為例， 開關(guān)節(jié)點(diǎn)都為對(duì)角線排列，存在大量的相互之間無連接的引線，對(duì)此 類引線，只能在外圍電路中建立連接關(guān)系。這樣的方式不僅會(huì)造成整 體電路的體積龐大，而且，很難實(shí)現(xiàn)可編程和高速切換，從整體上， 無形中降低了 FPGA的工作效率。 發(fā)明內(nèi)容本發(fā)明所要解決的技術(shù)問題是，提供一種用于集成電路的可編程 矩陣開關(guān)，能夠同時(shí)滿足高效率和微體積的要求。本發(fā)明解決所述技術(shù)問題采用的技術(shù)方案是，可編程開關(guān)矩陣， 包括多個(gè)引線和對(duì)角線排列的開關(guān)節(jié)點(diǎn)，其特征在于，在每兩個(gè)相鄰 對(duì)角線開關(guān)的共同鄰接點(diǎn)上，還設(shè)置有一個(gè)開關(guān)。進(jìn)一步的，所述共同鄰接點(diǎn)為位于開關(guān)對(duì)角線的同一側(cè)的共同鄰 接點(diǎn)?；蛘咚龉餐徑狱c(diǎn)為位于開關(guān)對(duì)角線的兩側(cè)的共同鄰接點(diǎn)。 所述可編程開關(guān)矩陣為FPGA開關(guān)矩陣。本發(fā)明所述的共同鄰接點(diǎn)是指兩根分別連接到兩個(gè)開關(guān)節(jié)點(diǎn)的 引線的交叉點(diǎn)，在現(xiàn)有技術(shù)中，這樣的交叉點(diǎn)僅是交叉，并無電路上 的連接關(guān)系。在矩陣中，開關(guān)節(jié)點(diǎn)為對(duì)角線排列，任意兩個(gè)開關(guān)節(jié)點(diǎn) 的共同鄰接點(diǎn)亦只有兩個(gè)，共同鄰接點(diǎn)與兩個(gè)開關(guān)節(jié)點(diǎn)構(gòu)成一個(gè)矩形。本發(fā)明的有益效果是，在芯片內(nèi)實(shí)現(xiàn)了引線的開關(guān)切換，節(jié)省了 外部電路，并且可以通過對(duì)芯片編程控制開關(guān)狀態(tài)，具有更小的電路 體積和更良好的反應(yīng)速度和可控性。以下結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步的說明。


圖1是現(xiàn)有技術(shù)的示意圖。圖2是本發(fā)明的結(jié)構(gòu)示意圖。圖3是本發(fā)明用于nxn型開關(guān)矩陣的實(shí)施例1示意圖。 圖4是本發(fā)明用于nxn型開關(guān)矩陣的實(shí)施例2示意圖。 圖5是本發(fā)明用于nxn型開關(guān)矩陣的實(shí)施例3示意圖。
具體實(shí)施方式
如圖1所示的現(xiàn)有技術(shù)中，只有對(duì)角線上有開關(guān)節(jié)點(diǎn)。每個(gè)開關(guān) 節(jié)點(diǎn)由六個(gè)晶體管構(gòu)成。因此，每條引腳僅能與所在開關(guān)節(jié)點(diǎn)上的另 外三條引腳相連，開關(guān)節(jié)點(diǎn)控制范圍之外的引線就只能通過片外電路 加以控制。本發(fā)明的示意圖參見圖2。本發(fā)明在每兩個(gè)相鄰對(duì)角線開關(guān)節(jié)點(diǎn) 的共同鄰接點(diǎn)上，還設(shè)置有一個(gè)開關(guān)K (以斜線表示)，g卩，將分別 屬于相鄰兩個(gè)開關(guān)節(jié)點(diǎn)的兩條引線(如Nl與W2)之間增加1個(gè)晶 體管作為開關(guān)，這樣便可實(shí)現(xiàn)N1,N2,E1,E2,S1,S2,W1,W2中任意兩條 引線之間的連接。所述"相鄰對(duì)角線開關(guān)節(jié)點(diǎn)"是指相鄰的、位于對(duì)角線上的開關(guān) 節(jié)點(diǎn)。對(duì)角線上的開關(guān)節(jié)點(diǎn)由六個(gè)晶體管構(gòu)成。
所述"每兩個(gè)相鄰對(duì)角線開關(guān)的共同鄰接點(diǎn)"即是指僅屬于相鄰 的、位于對(duì)角線上的開關(guān)節(jié)點(diǎn)的共同鄰接點(diǎn)。在時(shí)間延遲上，圖2中假定同一條導(dǎo)線上的延時(shí)為0，每個(gè)晶體管開關(guān)的延時(shí)為To，則兩條引腳之間的延時(shí)可能為To， 2T。或3To， 如Nl與W2之間延時(shí)為Tc， N2與Nl之間延時(shí)為2 T。， N2與El 之間延時(shí)為3 T0。圖3為nxn型開關(guān)矩陣精簡接法(黑點(diǎn)代表六管開關(guān)結(jié)構(gòu))。將 分別屬于相鄰兩個(gè)開關(guān)節(jié)點(diǎn)的兩條引線(如Wl與N7，W2與N6，...) 之間分別增加1個(gè)晶體管作為開關(guān)。時(shí)間延遲上，假定同一條導(dǎo)線上的延時(shí)為O，每個(gè)晶體管開關(guān)的 延時(shí)為T。，則兩條引腳之間的延時(shí)可能為T。， 2T。， 3T。， ...， (2n-l) To，如Wl與N7之間延時(shí)為To， N7與N8之間延時(shí)為2 T。， N5與 W2之間延時(shí)為3To。另一個(gè)實(shí)施例見圖4。實(shí)施例2和實(shí)施例1的區(qū)別在于，實(shí)施例 l在對(duì)角線單側(cè)增加開關(guān)，實(shí)施例2在對(duì)角線兩側(cè)都增設(shè)有開關(guān)，以 實(shí)施例l看，屬于"對(duì)稱設(shè)置"。圖5是交錯(cuò)設(shè)置的實(shí)施例的示意圖，較現(xiàn)有技術(shù),本發(fā)明以最小 的成本實(shí)現(xiàn)了響應(yīng)速度較大的提高。所有基于本發(fā)明構(gòu)思的、實(shí)施例 變形，都屬于本發(fā)明的權(quán)利范圍。
權(quán)利要求
1、可編程開關(guān)矩陣，包括多個(gè)引線和以對(duì)角線排列的開關(guān)節(jié)點(diǎn)，其特征在于，在每兩個(gè)相鄰對(duì)角線開關(guān)的共同鄰接點(diǎn)上，還設(shè)置有一個(gè)開關(guān)。
2、 如權(quán)利要求1所述的可編程開關(guān)矩陣，其特征在于，所述共 同鄰接點(diǎn)為位于開關(guān)對(duì)角線的同一側(cè)的共同鄰接點(diǎn)。
3、 如權(quán)利要求1所述的可編程開關(guān)矩陣，其特征在于，所述共 同鄰接點(diǎn)為位于開關(guān)對(duì)角線的兩側(cè)的共同鄰接點(diǎn)。
4、 如權(quán)利要求1所述的可編程開關(guān)矩陣，其特征在于，所述可 編程開關(guān)矩陣為FPGA開關(guān)矩陣。
全文摘要
可編程開關(guān)矩陣，涉及集成電路技術(shù)。本發(fā)明包括多個(gè)引線和以對(duì)角線排列的開關(guān)節(jié)點(diǎn)，在每兩個(gè)相鄰對(duì)角線開關(guān)的共同鄰接點(diǎn)上，還設(shè)置有一個(gè)開關(guān)。本發(fā)明的有益效果是，在芯片內(nèi)實(shí)現(xiàn)了引線的開關(guān)切換，節(jié)省了外部電路，并且可以通過對(duì)芯片編程控制開關(guān)狀態(tài)，具有更小的電路體積和更良好的反應(yīng)速度和可控性。
文檔編號(hào)H03K19/177GK101212223SQ20071005096
公開日2008年7月2日 申請(qǐng)日期2007年12月25日 優(yōu)先權(quán)日2007年12月25日
發(fā)明者廖永波, 威 李, 平 李, 李文昌 申請(qǐng)人:成都華微電子系統(tǒng)有限公司;電子科技大學(xué)