專利名稱：可配置邏輯模塊結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路設(shè)計(jì)技術(shù)領(lǐng)域。
背景技術(shù)：
CLB是一種組成用戶FPGA或可編程邏輯器件的基本組成單元 之一。 一般的CLB利用組合邏輯和觸發(fā)器加上外部時(shí)鐘編程完成時(shí) 序邏輯。通過FPGA內(nèi)部的可編程連線通道的內(nèi)部互連網(wǎng)絡(luò)，把CLB 按設(shè)計(jì)要求連接在一起，以綜合陣列中的邏輯功能。當(dāng)CLB組成陣 列后具有極強(qiáng)的邏輯功能來實(shí)現(xiàn)用戶要求。
通過配置基于內(nèi)部陣列分布的存儲單元，及通過對分布的存儲單 元不同配置來決定各個(gè)部分的邏輯定義。
當(dāng)今應(yīng)用于FPGA或可編程邏輯器件的CLB基本是由與非、或 非門，觸發(fā)器組成。CLB結(jié)構(gòu)中包含觸發(fā)器，而且很多CLB中包含 有多個(gè)CLB。在實(shí)際應(yīng)用經(jīng)常會出現(xiàn)僅用到組合邏輯或時(shí)序邏輯功 能， 一個(gè)不需要很多觸發(fā)器的設(shè)計(jì)將會留下很多這樣的觸發(fā)器不用。 這就是不能充分的利用CLB和芯片中的邏輯資源。
為了解決這個(gè)問題，己有一些改善方法被提出 一種是當(dāng)用到較 為復(fù)雜的組合邏輯設(shè)計(jì)時(shí)，就采用CLB包含的功能性邏輯較為豐富 的粗粒結(jié)構(gòu)；當(dāng)用時(shí)序電路中觸發(fā)器較多的設(shè)計(jì)，就采用CLB中包 含較小的基本單元，即功能性邏輯較為精練的細(xì)粒結(jié)構(gòu)。另一種在結(jié) 構(gòu)中減少觸發(fā)器數(shù)量或增大觸發(fā)器數(shù)量，生產(chǎn)多種產(chǎn)品型號，以滿足 不同需求。但這樣就造成器件廠商工藝步驟增加，用戶成本增加，及 應(yīng)用程序中對時(shí)序邏輯的變更范圍變窄。限制了同類結(jié)構(gòu)的應(yīng)用面。 再有就是在可編程邏輯模塊結(jié)構(gòu)也利用了組合邏輯的輸出反饋回輸 入，但是無法利用單個(gè)可編程邏輯模塊來實(shí)現(xiàn)觸發(fā)器，降低了適用性。 國內(nèi)外相關(guān)專利
美國專利1
專禾U 名稱 PROGRAMMABLE LOGIC WITH CARRY-IN/CARRY- OUT BETWEEN LOGIC BLOCKS
專利號US.5359242
此專利提供了一種業(yè)界所稱的粗粒結(jié)構(gòu)，它的單元更大，更復(fù)雜。 可以完成和實(shí)現(xiàn)組合邏輯和時(shí)序邏輯功能較多。根據(jù)其結(jié)構(gòu)較大的特 點(diǎn)，在具體的實(shí)現(xiàn)中會浪費(fèi)較多資源。 美國專利2
專禾IJ名稱CINFIGURATION CONTROL UNIT FOR PROGRAMMING A FIELD PROGRAMMABLE GATE ARRAY AND READING ARRAY STATUS
專利號US.5291079
此專利提供了業(yè)界所稱細(xì)粒結(jié)構(gòu)，即每個(gè)可編程邏輯模塊中包括 一定數(shù)目的組合邏輯和一個(gè)d觸發(fā)器來滿足時(shí)序邏輯的需求。由于這 種結(jié)構(gòu)的組合與時(shí)序邏輯分別由不同的器件組成，所以在實(shí)際應(yīng)用中 面積浪費(fèi)依舊存在。
美國專利3
專禾ij名稱COMPACT LOGIC CELL FOR FIELD PROGRAMMABLE GATE ARRAY CHIP
專利號US.5386154
這個(gè)專利中四個(gè)輸入組成了組合邏輯，由D觸發(fā)器構(gòu)成時(shí)序邏輯， 這樣在一個(gè)可編程邏輯模塊中就可以完成時(shí)序和組合邏輯；其中D 觸發(fā)器的輸出反饋給輸入d可以在一個(gè)可編程邏輯模塊中完成鎖存 器的功能。這種結(jié)構(gòu)的組合與時(shí)序邏輯分別由不同的器件組成，功能 比較全，但在實(shí)際應(yīng)用中也存在面積浪費(fèi)。
美國專利4
專利名稱RAM CONVERTIBLE LOOK-UP TABLE BASED MACROCELL FOR PLDS
專利號US. 5291079
此專利利用了組合邏輯的反饋線構(gòu)成觸發(fā)器，但因僅用了一條反 饋線所以邏輯功能不完整。實(shí)際應(yīng)用中會受到一定的限制。

發(fā)明內(nèi)容
本發(fā)明所解決的技術(shù)問題是，提供一種新型可配置邏輯模塊結(jié) 構(gòu)，克服了只使用組合或只使用時(shí)序邏輯功能，避免另一半面積浪費(fèi) 而造成的矛盾。
本發(fā)明解決所述技術(shù)問題采用的技術(shù)方案是，可配置邏輯模塊結(jié) 構(gòu)，具有D觸發(fā)器功能模塊，所述D觸發(fā)器功能模塊由LUT構(gòu)成。
所述D觸發(fā)器功能模塊由四個(gè)串聯(lián)的CLB單元構(gòu)成，其中每個(gè) CLB單元包括第一LUT，其一個(gè)輸入端C通過一個(gè)開關(guān)接K2點(diǎn)， 輸出端接K1點(diǎn)；第二LUT，其一個(gè)輸入端通過另一個(gè)開關(guān)接K1點(diǎn)， 輸出端接K2點(diǎn)；Kl點(diǎn)和K2點(diǎn)分別接兩輸入多路選擇器的兩個(gè)輸入 端。兩個(gè)開關(guān)的控制端作為使能端。
本發(fā)明的有益效果是，更高效的利用了資源，用LUT組合實(shí)現(xiàn) D觸發(fā)器的功能，采用本發(fā)明的FPGA可以不必專設(shè)D觸發(fā)器，可 以在所有的可利用面積中都設(shè)置為LUT，提高了 FPGA中CLB基本 元件的面積利用率，實(shí)現(xiàn)了整個(gè)系統(tǒng)的小型化和實(shí)用化，提高了 CLB 的速度,密度和編程靈活性，降低了生產(chǎn)成本降低，并與現(xiàn)有的生產(chǎn) 線兼容。
以下結(jié)合附圖和具體實(shí)施方式
對本發(fā)明作進(jìn)一步的說明。


圖1是本發(fā)明的一個(gè)CLB單元結(jié)構(gòu)示意圖。 圖2是本發(fā)明的D觸發(fā)器功能模塊結(jié)構(gòu)示意圖。 圖3是本發(fā)明的D觸發(fā)器功能模塊波形圖。
具體實(shí)施例方式
參見圖1、 2。
本發(fā)明的可配置邏輯模塊結(jié)構(gòu)，由4個(gè)串聯(lián)的CLB模塊構(gòu)成。 每個(gè)包括兩個(gè)三輸入查找表LUT和一個(gè)兩輸入數(shù)據(jù)選擇器
MUX，具體的連接方式為
第一LUT，其一個(gè)輸入端C通過一個(gè)開關(guān)20接K2點(diǎn)，輸出端
接K1點(diǎn)；
第二 LUT，其一個(gè)輸入端E通過一個(gè)開關(guān)10接Kl點(diǎn)，輸出端 接K2點(diǎn)；
Kl點(diǎn)和K2點(diǎn)分別接兩輸入多路選擇器MUX的兩個(gè)輸入端； 多路選擇器MUX的輸入控制端D以及開關(guān)10、 20的控制端， 即D、 M、 N作為CLB的使能端；
本實(shí)施例通過CLB單元的級聯(lián)來實(shí)現(xiàn)如圖2所示的具有預(yù)置和 清零端的正邊沿D觸發(fā)器。每個(gè)CLB單元中，兩個(gè)LUT的反饋線反 饋回對方查找表的一個(gè)輸入端構(gòu)成觸發(fā)器，波形圖如圖3。其中觸發(fā) 器反饋線上的可編程控制線，即開關(guān)K1、 K2的控制端可以用來編程 控制觸發(fā)器的構(gòu)成和構(gòu)成方式。數(shù)據(jù)選擇器的工作方式由其輸入控制 端D決定。以上邏輯單元就構(gòu)成了七輸入，三輸出帶反饋的CLB結(jié) 構(gòu)。
具體的說，如圖2，本發(fā)明通過對LUT配置和兩個(gè)開關(guān)狀態(tài)的 設(shè)置，組合為D觸發(fā)器功能模塊，實(shí)現(xiàn)D觸發(fā)器功能。D觸發(fā)器功 能模塊由CLB1 4構(gòu)成，其中，通過對LUT的配置，實(shí)現(xiàn)
CLB1中，Al端接D輸入，Bl端接CLR—L， Cl端接CLK， Dl 端接CLK， E1端接PR—L， F1端接D輸入，C1端通過非門與A1、 Bl端接與非門11的三個(gè)輸入端；Dl端、Fl端分別通過非門和El 端接與非門12的三個(gè)輸入端；
CLB (2)中，A2、 B2、 C2分別作為與非門21的三個(gè)輸入端，
A2端接PR—L， B2接與非門11的輸出端，D2、 E2、 F2分別作為與 非門22的三個(gè)輸入端，E2接與非門12的輸出端，C2端還與與非門 22的輸出端連接，D2端還與與非門21的輸出端連接，F(xiàn)2接CLR_L;
CLB (3)中，與非門31的一個(gè)輸入端B3與與非門21的輸出端 連接，與非門32的一個(gè)輸入端E3與與非門22的輸出端連接，CLK 端通過非門與與非門31的第二個(gè)輸入端連接，CLK端還通過非門與 與非門32的第二個(gè)輸入端連接；
CLB (4)中，兩個(gè)LUT配置為三輸入與非門41和42，其中C4 接與非門42的輸出端，B4接與非門31的輸出端，A4接PR—L， D4 接與非門41的輸出端，E4接與非門32的輸出端，F(xiàn)4接CLR—L。
權(quán)利要求
1、可配置邏輯模塊結(jié)構(gòu)，其特征在于，具有D觸發(fā)器功能模塊，所述D觸發(fā)器功能模塊由LUT構(gòu)成。
2、 如權(quán)利要求1所述的可配置邏輯模塊結(jié)構(gòu)，其特征在于，所 述D觸發(fā)器功能模塊由四個(gè)串聯(lián)的CLB單元構(gòu)成，其中每個(gè)CLB單 元包括第一LUT，其一個(gè)輸入端通過一個(gè)開關(guān)20接K2點(diǎn)，輸出端接Kl點(diǎn)；第二LUT，其一個(gè)輸入端通過一個(gè)開關(guān)IO接KI點(diǎn)，輸出端接 K2點(diǎn)；開關(guān)10、 20的控制端作為使能端。
3、 如權(quán)利要求1所述的可配置邏輯模塊結(jié)構(gòu)，其特征在于，所 述D觸發(fā)器功能模塊由CLB (1 4)構(gòu)成，其中，通過對LUT的配 置，實(shí)現(xiàn)CLB (1)中，A1端接D輸入，B1端接CLR—L， C1端接CLK， Dl端接CLK， El端接PR一L， Fl端接D輸入，Cl端通過非門與Al、 Bl端接與非門11的三個(gè)輸入端；Dl端、Fl端分別通過非門和El 端接與非門12的三個(gè)輸入端；CLB (2)中，A2、 B2、 C2分別作為與非門21的三個(gè)輸入端， A2端接PR一L， B2接與非門11的輸出端，D2、 E2、 F2分別作為與 非門22的三個(gè)輸入端，E2接與非門12的輸出端，C2端還與與非門 22的輸出端連接，D2端還與與非門21的輸出端連接，F(xiàn)2接CLR一L;CLB (3)中，與非門31的一個(gè)輸入端B3與與非門21的輸出端 連接，與非門32的一個(gè)輸入端E3與與非門22的輸出端連接，CLK 端通過非門與與非門31的第二個(gè)輸入端連接，CLK端還通過非門與 與非門32的第二個(gè)輸入端連接；CLB (4)中，兩個(gè)LUT配置為三輸入與非門41和42，其中C4 接與非門42的輸出端，B4接與非門31的輸出端，A4接PR一L， D4 接與非門41的輸出端，E4接與非門32的輸出端，F(xiàn)4接CLR一L。
全文摘要
可配置邏輯模塊結(jié)構(gòu)，涉及集成電路設(shè)計(jì)技術(shù)領(lǐng)域。本發(fā)明具有D觸發(fā)器功能模塊，所述D觸發(fā)器功能模塊由LUT構(gòu)成。本發(fā)明的有益效果是，更高效的利用了資源，用LUT組合實(shí)現(xiàn)D觸發(fā)器的功能，采用本發(fā)明的FPGA可以不必專設(shè)D觸發(fā)器，可以在所有的可利用面積中都設(shè)置為LUT，提高了FPGA中CLB基本元件的面積利用率，實(shí)現(xiàn)了整個(gè)系統(tǒng)的小型化和實(shí)用化，提高了CLB的速度，密度和編程靈活性，降低了生產(chǎn)成本降低，并與現(xiàn)有的生產(chǎn)線兼容。
文檔編號H03K19/173GK101179270SQ20071005066
公開日2008年5月14日 申請日期2007年11月30日 優(yōu)先權(quán)日2007年11月30日
發(fā)明者宋江明, 威 李, 平 李, 強(qiáng) 王, 謝小東, 阮愛武 申請人:電子科技大學(xué)