現(xiàn)場可編程門陣列及其開關(guān)結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明涉及一種現(xiàn)場可編程門陣列及其開關(guān)結(jié)構(gòu)。所述現(xiàn)場可編程門陣列包括：分裂柵極存儲器、可編程邏輯單元及所述可編程邏輯單元的布線結(jié)構(gòu)；所述布線結(jié)構(gòu)的交點(diǎn)上具備互連節(jié)點(diǎn)，所述分裂柵極存儲器適于提供所述互連節(jié)點(diǎn)之間的互連關(guān)系。本發(fā)明技術(shù)方案能夠使現(xiàn)場可編程門陣列的開關(guān)結(jié)構(gòu)與其存儲器一體化，從而降低成本，提高FPGA的可靠性。
【專利說明】現(xiàn)場可編程門陣列及其開關(guān)結(jié)構(gòu)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路【技術(shù)領(lǐng)域】，特別涉及一種現(xiàn)場可編程門陣列及其開關(guān)結(jié)構(gòu)。【背景技術(shù)】
[0002]現(xiàn)場可編程門陣列(FPGA)集成電路技術(shù)發(fā)展非常迅速。FPGA可分為兩種類型:一種類型是一次性可編程的，其使用反熔絲等元件來建立可編程連接；另一種類型是可編程的，并使用晶體管開關(guān)來建立可編程連接。
[0003]通常，F(xiàn)PGA具有一邏輯元件陣列及帶有成千上萬個可編程互連單元的布線互連，以使用戶能夠以規(guī)定的功能將FPGA配置在一集成電路中。每一可編程互連單元或開關(guān)均可連接所述集成電路中的兩個電路節(jié)點(diǎn)以建立或斷開布線互連或設(shè)置邏輯元件的一種或數(shù)種功能。
[0004]可編程的FPGA包括存儲器的構(gòu)件，存儲器能夠存儲控制可編程元件的程序信息。所述存儲器可以使用EPR0Ms、EEPR0Ms、非易失性RAM及快閃存儲器裝置等所有非易失性存儲裝置。
[0005]現(xiàn)有技術(shù)中，所述非易失性存儲裝置在工藝流程方面的逐漸完善，使得某些非易失性存儲裝置具有可優(yōu)化密度、易于編程與再編程并可快速讀取，具備成本低、密度高、功率消耗低及可靠性高的優(yōu)點(diǎn)。但這些優(yōu)點(diǎn)并沒有及于FPGA的開關(guān)。

【發(fā)明內(nèi)容】

[0006]本發(fā)明技術(shù)方案所解決的技術(shù)問題是，使現(xiàn)場可編程門陣列的開關(guān)結(jié)構(gòu)與其存儲器一體化，從而降低成本，提高FPGA的可靠性。
[0007]為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案提供了一種現(xiàn)場可編程門陣列，包括:分裂柵極存儲器、可編程邏輯單元及所述可編程邏輯單元的布線結(jié)構(gòu)；
[0008]所述布線結(jié)構(gòu)的交點(diǎn)上具備互連節(jié)點(diǎn)，所述分裂柵極存儲器適于提供所述互連節(jié)點(diǎn)之間的互連關(guān)系。
[0009]可選的，所述分裂柵極存儲器包括:第一分裂柵極存儲陣列和第二分裂柵極存儲陣列；
[0010]所述第一分裂柵極存儲陣列適于存儲所述可編程邏輯單元的執(zhí)行內(nèi)容；
[0011]所述第二分裂柵極存儲陣列適于連接所述互連節(jié)點(diǎn)。
[0012]可選的，所述互連節(jié)點(diǎn)包括具有互連關(guān)系的第一互連節(jié)點(diǎn)及第二互連節(jié)點(diǎn)；
[0013]所述第二分裂柵極存儲陣列包括第一分裂柵極存儲位和第二分裂柵極存儲位；所述分裂柵極存儲位包括位線電極、控制柵極及源線電極；
[0014]所述第一分裂柵極存儲位的位線電極連接至所述第一互連節(jié)點(diǎn)，控制柵極連接至柵控電壓，源線電極適于在所述第一互連節(jié)點(diǎn)與第二互連節(jié)點(diǎn)互連時連接至編程電壓；
[0015]所述第二分裂柵極存儲位的位線電極連接至所述第二互連節(jié)點(diǎn)，控制柵極連接至所述柵控電壓，源線電極適于在所述第一互連節(jié)點(diǎn)與第二互連節(jié)點(diǎn)互連時連接至所述編程電壓。
[0016]可選的，所述第一分裂柵極存儲位和第二分裂柵極存儲位共用一個源線電極。
[0017]可選的，所述現(xiàn)場可編程門陣列還包括:控制晶體管；
[0018]所述控制晶體管的一端連接至控制電壓，另一端連接至所述第一分裂柵極存儲位和第二分裂柵極存儲位的源線電極，其控制端連接至使能信號，所述使能信號在所述第一互連節(jié)點(diǎn)與第二互連節(jié)點(diǎn)互連時使能。
[0019]為了解決上述技術(shù)問題，本發(fā)明技術(shù)方案還提供了一種現(xiàn)場可編程門陣列的開關(guān)結(jié)構(gòu)，所述現(xiàn)場可編程門陣列包括可編程邏輯單元及所述可編程邏輯單元的布線結(jié)構(gòu)，所述布線結(jié)構(gòu)的交點(diǎn)上具備互連節(jié)點(diǎn)，所述開關(guān)結(jié)構(gòu)包括分裂柵極存儲器，所述分裂柵極存儲器適于提供所述互連節(jié)點(diǎn)之間的互連關(guān)系。
[0020]可選的，所述分裂柵極存儲器包括:第一分裂柵極存儲陣列和第二分裂柵極存儲陣列；
[0021]所述第一分裂柵極存儲陣列適于存儲所述可編程邏輯單元的執(zhí)行內(nèi)容；
[0022]所述第二分裂柵極存儲陣列適于連接所述互連節(jié)點(diǎn)。
[0023]可選的，所述分裂柵極存儲器包括:第一分裂柵極存儲陣列和第二分裂柵極存儲陣列；
[0024]所述第一分裂柵極存儲陣列適于存儲所述可編程邏輯單元的執(zhí)行內(nèi)容；
[0025]所述第二分裂柵極存儲陣列適于連接所述互連節(jié)點(diǎn)。
[0026]可選的，所述互連節(jié)點(diǎn)包括具有互連關(guān)系的第一互連節(jié)點(diǎn)及第二互連節(jié)點(diǎn)；
[0027]所述第二分裂柵極存儲陣列包括第一分裂柵極存儲位和第二分裂柵極存儲位；所述分裂柵極存儲位包括位線電極、控制柵極及源線電極；
[0028]所述第一分裂柵極存儲位的位線電極連接至所述第一互連節(jié)點(diǎn)，控制柵極連接至柵控電壓，源線電極適于在所述第一互連節(jié)點(diǎn)與第二互連節(jié)點(diǎn)互連時連接至編程電壓；
[0029]所述第二分裂柵極存儲位的位線電極連接至所述第二互連節(jié)點(diǎn)，控制柵極連接至所述柵控電壓，源線電極適于在所述第一互連節(jié)點(diǎn)與第二互連節(jié)點(diǎn)互連時連接至所述編程電壓。
[0030]可選的，所述第一分裂柵極存儲位和第二分裂柵極存儲位共用一個源線電極。
[0031]本發(fā)明技術(shù)方案的有益效果至少包括:
[0032]本發(fā)明技術(shù)方案的現(xiàn)場可編程門陣列中，存儲控制可編程邏輯單元程序信息的構(gòu)件及開關(guān)結(jié)構(gòu)使用同一存儲器實(shí)現(xiàn)，現(xiàn)場可編程門陣列的開關(guān)結(jié)構(gòu)及存儲構(gòu)件能夠基于同一工藝流程進(jìn)行制作，能夠大大簡化現(xiàn)場可編程門陣列的構(gòu)件結(jié)構(gòu)，并且節(jié)省工藝流程，降低了生產(chǎn)成本及提高了生產(chǎn)效率。
[0033]適應(yīng)于快閃存儲器，由于快閃存儲器的工藝流程能夠形成高速架構(gòu)的低成本、高密度、低功耗且高可靠性的存儲控制可編程邏輯單元程序信息的構(gòu)件，本發(fā)明技術(shù)方案使用該存儲器的部分作為現(xiàn)場可編程門陣列的開關(guān)結(jié)構(gòu)，能夠使開關(guān)結(jié)構(gòu)與存儲構(gòu)件一體化，且共用優(yōu)質(zhì)的工藝流程，使現(xiàn)場可編程門陣列的開關(guān)結(jié)構(gòu)也具備低成本、高密度、低功耗且高可靠性的優(yōu)點(diǎn)。
[0034]本發(fā)明技術(shù)方案還使用分裂柵極存儲單元的存儲位的導(dǎo)通或關(guān)斷控制現(xiàn)場可編程門陣列布線結(jié)構(gòu)上的互連節(jié)點(diǎn)之間的導(dǎo)通或關(guān)斷關(guān)系。上述互連節(jié)點(diǎn)的導(dǎo)通或關(guān)斷關(guān)系可以直接被作為開關(guān)結(jié)構(gòu)的分裂柵存儲單元所記錄，可直接進(jìn)行編程、擦除及讀取，有利于提高現(xiàn)場可編程門陣列的一體性及工作效率。
【專利附圖】

【附圖說明】
[0035]圖1為本發(fā)明技術(shù)方案一種現(xiàn)場可編程門陣列的結(jié)構(gòu)示意圖；
[0036]圖2為一種分裂柵極存儲單元的結(jié)構(gòu)示意圖；
[0037]圖3為本發(fā)明技術(shù)方案具有互連關(guān)系的兩個互連節(jié)點(diǎn)之間開關(guān)結(jié)構(gòu)的示意圖；
[0038]圖4為本發(fā)明技術(shù)方案具有互連關(guān)系的多個互連節(jié)點(diǎn)之間開關(guān)結(jié)構(gòu)的示意圖。
【具體實(shí)施方式】
[0039]為了使本發(fā)明的目的、特征和效果能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的【具體實(shí)施方式】做詳細(xì)說明。
[0040]在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的方式來實(shí)施，因此本發(fā)明不受下面公開的具體實(shí)施例的限制。
[0041]現(xiàn)場可編程門陣列(FPGA)主要由大量的可編程邏輯單元、輸入輸出單元和布線資源構(gòu)成。圖1為邏輯單元與周圍的開關(guān)結(jié)構(gòu)的連接結(jié)構(gòu)圖，覆蓋邏輯單元布線的開關(guān)單元為整個器件上的分子布線提供了通用的互連。
[0042]根據(jù)不同的布線長度，布線結(jié)構(gòu)分為三種類型:單長線、雙長線、六倍長線及長線。不同長線的縱橫交織，形成柵格及柵格上的互連節(jié)點(diǎn)?；ミB節(jié)點(diǎn)在圖1中為實(shí)心圓點(diǎn)。所述互連節(jié)點(diǎn)之間的開啟或關(guān)閉的狀態(tài)可由互連節(jié)點(diǎn)上的開關(guān)元件進(jìn)行控制。所述開關(guān)元件的集合構(gòu)成所述開關(guān)結(jié)構(gòu)。
[0043]在本申請中，所述現(xiàn)場可編程門陣列存儲所述可編程邏輯單元執(zhí)行內(nèi)容的存儲構(gòu)件為分裂柵極存儲器，且該分裂柵極存儲器兼做所述開關(guān)結(jié)構(gòu)。具體的，圖1所示的互連節(jié)點(diǎn)中，具有互連關(guān)系的第一互連節(jié)點(diǎn)和第二互連節(jié)點(diǎn)上設(shè)有所述開關(guān)元件，所述開關(guān)元件至少包括所述分裂柵極存儲器中的一個分裂柵極存儲位。
[0044]一種分裂柵極存儲單元的剖面結(jié)構(gòu)如圖2所示，所述存儲單元包括:襯底100及中間電極103 ;對稱分布于所述中間電極103兩側(cè)的第一存儲位和第二存儲位。其中，所述第一存儲位包括漏極101、第一控制柵極104以及第一浮柵105 ;第二存儲位包括源極102、第二控制柵極106以及第二浮柵107。所述漏極101和所述源極102位于所述襯底100內(nèi)部，所述第一控制柵極104、所述第一浮柵105、所述第二控制柵極106以及所述第二浮柵107位于所述襯底100上方。采用圖2所示的存儲單元作為節(jié)點(diǎn)的開關(guān)元件時，僅使用所述第一存儲位存儲一個互連節(jié)點(diǎn)的導(dǎo)通或關(guān)斷信息，使用另一個存儲位存儲其他具有互連關(guān)系的節(jié)點(diǎn)的導(dǎo)通或關(guān)斷信息。
[0045]結(jié)合圖3，可知，假設(shè)對具有互連關(guān)系的兩個互連節(jié)點(diǎn)設(shè)置開關(guān)結(jié)構(gòu)，可采用同一個分裂柵極存儲單元進(jìn)行設(shè)置:分裂柵極存儲單元2具備第一存儲位20及第二存儲位21，其中，所述第一存儲位20對應(yīng)第一互連節(jié)點(diǎn)22，第二存儲位21對應(yīng)第二互連節(jié)點(diǎn)23，第一互連節(jié)點(diǎn)22及第二互連節(jié)點(diǎn)23之間具備互連關(guān)系。
[0046]對于第一互連節(jié)點(diǎn)22而言，第一存儲位20存儲了其導(dǎo)通或關(guān)斷的信息:第一存儲位20的控制柵極201受柵極電壓Ve控制，其漏極202連接至第一互連節(jié)點(diǎn)22，源極203連接至編程電壓V?。在默認(rèn)情況下，第一存儲位20存儲了第一互連節(jié)點(diǎn)22的關(guān)斷信息，第一互連節(jié)點(diǎn)22是關(guān)斷的，此時第一存儲位20的浮柵204上積聚電子。當(dāng)所述柵極電壓Ve置為一高電位，比如2.5伏，且編程電壓V?為低電位或零電位，此時，浮柵上的電子轉(zhuǎn)移并被擦除，第一互連節(jié)點(diǎn)22則被記錄為導(dǎo)通信息。當(dāng)所述柵極電壓Ve重置為一低電位，比如
0.5伏，且編程電壓Vpro被上拉至一高電位，加載一路下拉電流(可設(shè)為3.5毫安左右)至第一互連節(jié)點(diǎn)22，使浮柵上的電子重新積聚以重新寫入數(shù)據(jù)至第一存儲位20內(nèi)，第一互連節(jié)點(diǎn)22則被記錄為關(guān)斷信息。
[0047]對于第二互連節(jié)點(diǎn)23而言也是類似的，第二存儲位21存儲了其導(dǎo)通或關(guān)斷的信息:第二存儲位21的控制柵極211受柵極電壓Ve’控制，其漏極212連接至第二互連節(jié)點(diǎn)23，源極213連接至編程電壓V?’。在默認(rèn)情況下，第二存儲位21存儲了第二互連節(jié)點(diǎn)23的關(guān)斷信息，第二互連節(jié)點(diǎn)23關(guān)斷，此時第二存儲位21的浮柵214上積聚電子。當(dāng)所述柵極電壓\’置為一高電位，比如2.5伏，且編程電壓V?’為低電位或零電位，此時，浮柵上的電子轉(zhuǎn)移并被擦除，第二互連節(jié)點(diǎn)23則被記錄為導(dǎo)通信息。當(dāng)所述柵極電壓V重置為一低電位，比如0.5伏，且編程電壓V?’被上拉至一高電位，加載一路下拉電流(可設(shè)為3.5毫安左右)至第二互連節(jié)點(diǎn)23，使浮柵上的電子重新積聚以重新寫入數(shù)據(jù)至第二存儲位21內(nèi)，第二互連節(jié)點(diǎn)23則被記錄為關(guān)斷信息。
[0048]對應(yīng)具有互連關(guān)系的第一互連節(jié)點(diǎn)22及第二互連節(jié)點(diǎn)23，其導(dǎo)通信息及關(guān)斷信息必然具有一致性，因此，所述柵極電壓Ve及Ve’是同一控制信號，所述編程電壓V?及V?’也是同一控制信號。
[0049]繼續(xù)參考圖3可知，對于分裂柵極存儲單元2的兩個存儲位具備共同源極203/213，可采用晶體管24來控制所述編程電壓Vito (或Vpffi/ )。所述晶體管24為PMOS晶體管，其源極連接編程高電位Vphv，漏極連接至所述第一存儲位20及第二存儲位21的共同源極203/213，其柵極連接一路編程控制信號PEN，當(dāng)對存儲位進(jìn)行編程操作時(寫入浮柵上的電子時)，所述Pen為高電平，其他時候編程控制信號Pen為低電平。
[0050]在其他實(shí)施例中，若第一互連節(jié)點(diǎn)22及第二互連節(jié)點(diǎn)23沒有互連關(guān)系，則其對應(yīng)存儲位不可能屬于同一存儲單元，且其對應(yīng)存儲位接受不同的柵極電壓控制，其接受的編程電壓也是分別獨(dú)立的。
[0051]在現(xiàn)場可編程門陣列中，還往往對具有互連關(guān)系的多個互連節(jié)點(diǎn)(三個以上)設(shè)置開關(guān)結(jié)構(gòu)。此時，可采用若干分裂柵極存儲單元進(jìn)行設(shè)置，也可以利用存儲單元陣列制作多個互連節(jié)點(diǎn)對應(yīng)的開關(guān)結(jié)構(gòu)。
[0052]結(jié)合圖4，圖4示意了具有互連關(guān)系的三個互連節(jié)點(diǎn)，其開關(guān)結(jié)構(gòu)的連接關(guān)系:分裂柵極存儲單元3具備第一存儲位30及第二存儲位31，分裂柵極存儲單元4具備第一存儲位40及第二存儲位41。其中，存儲位30對應(yīng)第一互連節(jié)點(diǎn)32，存儲位31對應(yīng)第二互連節(jié)點(diǎn)33，存儲位40對應(yīng)第三互連節(jié)點(diǎn)42，存儲位41對應(yīng)第四互連節(jié)點(diǎn)43，第一互連節(jié)點(diǎn)32、第二互連節(jié)點(diǎn)33及第三互連節(jié)點(diǎn)42之間具備互連關(guān)系，第四互連節(jié)點(diǎn)43則不與上述互連節(jié)點(diǎn)具備互連關(guān)系。
[0053]對于第一互連節(jié)點(diǎn)32而言，第一存儲位30存儲了其導(dǎo)通或關(guān)斷的信息:第一存儲位30的控制柵極301受柵極電壓Vei控制，其漏極302連接至第一互連節(jié)點(diǎn)32，源極303連接至編程電壓VPK1。在默認(rèn)情況下，第一存儲位30存儲了第一互連節(jié)點(diǎn)32的關(guān)斷信息，第一互連節(jié)點(diǎn)32是關(guān)斷的，此時第一存儲位30的浮柵304上積聚電子。當(dāng)所述柵極電壓Vei置為一高電位，比如2.5伏，且編程電壓Vpki為低電位或零電位，此時，浮柵上的電子轉(zhuǎn)移并被擦除，第一互連節(jié)點(diǎn)32則被記錄為導(dǎo)通信息。當(dāng)所述柵極電壓Vei重置為一低電位，比如
0.5伏，且編程電壓Vpki被上拉至一高電位，加載一路下拉電流(可設(shè)為3.5毫安左右)至第一互連節(jié)點(diǎn)32，使浮柵上的電子重新積聚以重新寫入數(shù)據(jù)至第一存儲位30內(nèi)，第一互連節(jié)點(diǎn)32則被記錄為關(guān)斷信息。
[0054]對于第二互連節(jié)點(diǎn)33而言，第二存儲位31存儲了其導(dǎo)通或關(guān)斷的信息:第二存儲位31的控制柵極311受柵極電壓Ve2控制，其漏極312連接至第二互連節(jié)點(diǎn)33，源極313連接至編程電壓VPK2。在默認(rèn)情況下，第二存儲位31存儲了第二互連節(jié)點(diǎn)33的關(guān)斷信息，第二互連節(jié)點(diǎn)33關(guān)斷，此時第二存儲位31的浮柵314上積聚電子。當(dāng)所述柵極電壓Ve2置為一高電位，比如2.5伏，且編程電壓Vpk2為低電位或零電位，此時，浮柵上的電子轉(zhuǎn)移并被擦除，第二互連節(jié)點(diǎn)33則被記錄為導(dǎo)通信息。當(dāng)所述柵極電壓Ve2重置為一低電位，比如0.5伏，且編程電壓Vra2被上拉至一高電位，加載一路下拉電流(可設(shè)為3.5毫安左右)至第二互連節(jié)點(diǎn)33，使浮柵上的電子重新積聚以重新寫入數(shù)據(jù)至第二存儲位31內(nèi)，第二互連節(jié)點(diǎn)33則被記錄為關(guān)斷信息。
[0055]對于第三互連節(jié)點(diǎn)42而言，第一存儲位40存儲了其導(dǎo)通或關(guān)斷的信息:第一存儲位40的控制柵極401受柵極電壓Ve3控制，其漏極302連接至第三互連節(jié)點(diǎn)42，源極403連接至編程電壓VPK3。在默認(rèn)情況下，第一存儲位40存儲了第三互連節(jié)點(diǎn)42的關(guān)斷信息，第三互連節(jié)點(diǎn)42是關(guān)斷的，此時第一存儲位40的浮柵404上積聚電子。當(dāng)所述柵極電壓Ve3置為一高電位，比如2.5伏，且編程電壓Vpk3為低電位或零電位，此時，浮柵上的電子轉(zhuǎn)移并被擦除，第三互連節(jié)點(diǎn)42則被記錄為導(dǎo)通信息。當(dāng)所述柵極電壓Ve3重置為一低電位，比如
0.5伏，且編程電壓Vra3被上拉至一高電位，加載一路下拉電流(可設(shè)為3.5毫安左右)至第三互連節(jié)點(diǎn)42，使浮柵上的電子重新積聚以重新寫入數(shù)據(jù)至第一存儲位40內(nèi)，第三互連節(jié)點(diǎn)42則被記錄為關(guān)斷信息。
[0056]對于第四互連節(jié)點(diǎn)43而言，第二存儲位41存儲了其導(dǎo)通或關(guān)斷的信息:第二存儲位41的控制柵極411受柵極電壓Ve4控制，其漏極412連接至第四互連節(jié)點(diǎn)43，源極413連接至編程電壓VPK4。在默認(rèn)情況下，第二存儲位41存儲了第四互連節(jié)點(diǎn)43的關(guān)斷信息，第四互連節(jié)點(diǎn)43關(guān)斷，此時第二存儲位41的浮柵414上積聚電子。當(dāng)所述柵極電壓Ve4置為一高電位，比如2.5伏，且編程電壓Vpk4為低電位或零電位，此時，浮柵上的電子轉(zhuǎn)移并被擦除，第四互連節(jié)點(diǎn)43則被記錄為導(dǎo)通信息。當(dāng)所述柵極電壓Ve4重置為一低電位，比如0.5伏，且編程電壓Vra4被上拉至一高電位，加載一路下拉電流(可設(shè)為3.5毫安左右)至第四互連節(jié)點(diǎn)43，使浮柵上的電子重新積聚以重新寫入數(shù)據(jù)至第二存儲位41內(nèi)，第四互連節(jié)點(diǎn)43則被記錄為關(guān)斷信息。
[0057]對應(yīng)具有互連關(guān)系的第一互連節(jié)點(diǎn)32、第二互連節(jié)點(diǎn)33及第三互連節(jié)點(diǎn)42，其導(dǎo)通信息及關(guān)斷信息必然具有一致性，因此，所述柵極電壓Vei至Ve3是同一控制信號，所述編程電壓Vpki至Vpk3也是同一控制信號。
[0058]而第四互連節(jié)點(diǎn)43與第一互連節(jié)點(diǎn)32、第二互連節(jié)點(diǎn)33及第三互連節(jié)點(diǎn)42并不具備互連關(guān)系，則柵極電壓Ve4與編程電壓Vpk4是被單獨(dú)提供的，柵極電壓Ve4與編程電壓Vpe4是獨(dú)立的控制信號。[0059]繼續(xù)參考圖4，可采用晶體管34來控制所述編程電壓Vpki (或Vra2及Vpk3)。所述晶體管34也為PMOS晶體管，其源極連接編程高電位Vphvi，漏極連接至所述第一存儲位30及第二存儲位31的共同源極303/313，該漏極也連接至第一存儲位40的源極403，其柵極連接一路編程控制信號PEN1，當(dāng)對存儲位進(jìn)行編程操作時(寫入浮柵上的電子時)，所述Peni為高電平，其他時候編程控制信號Peni為低電平?？紤]到第一存儲位40及第二存儲位41具有共同源極，本實(shí)施例第二存儲位41的編程電壓Vpk4也由晶體管34提供，但由于柵極電壓Vg4的供給獨(dú)立于柵極電壓Vei。
[0060]本發(fā)明雖然已以較佳實(shí)施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
【權(quán)利要求】
1.一種現(xiàn)場可編程門陣列，其特征在于，包括:分裂柵極存儲器、可編程邏輯單元及所述可編程邏輯單元的布線結(jié)構(gòu)； 所述布線結(jié)構(gòu)的交點(diǎn)上具備互連節(jié)點(diǎn)，所述分裂柵極存儲器適于提供所述互連節(jié)點(diǎn)之間的互連關(guān)系。
2.如權(quán)利要求1所述的現(xiàn)場可編程門陣列，其特征在于，所述分裂柵極存儲器包括:第一分裂柵極存儲陣列和第二分裂柵極存儲陣列； 所述第一分裂柵極存儲陣列適于存儲所述可編程邏輯單元的執(zhí)行內(nèi)容； 所述第二分裂柵極存儲陣列適于連接所述互連節(jié)點(diǎn)。
3.如權(quán)利要求2所述的現(xiàn)場可編程門陣列，其特征在于，所述互連節(jié)點(diǎn)包括具有互連關(guān)系的第一互連節(jié)點(diǎn)及第二互連節(jié)點(diǎn)； 所述第二分裂柵極存儲陣列包括第一分裂柵極存儲位和第二分裂柵極存儲位；所述分裂柵極存儲位包括位線電極、控制柵極及源線電極； 所述第一分裂柵極存儲位的位線電極連接至所述第一互連節(jié)點(diǎn)，控制柵極連接至柵控電壓，源線電極適于在所述第一互連節(jié)點(diǎn)與第二互連節(jié)點(diǎn)互連時連接至編程電壓； 所述第二分裂柵極存儲位的位線電極連接至所述第二互連節(jié)點(diǎn)，控制柵極連接至所述柵控電壓，源線電極適于在所述第一互連節(jié)點(diǎn)與第二互連節(jié)點(diǎn)互連時連接至所述編程電壓。
4.如權(quán)利要求3所述的現(xiàn)場可編程門陣列，其特征在于，所述第一分裂柵極存儲位和第二分裂柵極存儲位共用一個源線電極。`
5.如權(quán)利要求3所述的現(xiàn)場可編程門陣列，其特征在于，還包括:控制晶體管； 所述控制晶體管的一端連接至控制電壓，另一端連接至所述第一分裂柵極存儲位和第二分裂柵極存儲位的源線電極，其控制端連接至使能信號，所述使能信號在所述第一互連節(jié)點(diǎn)與第二互連節(jié)點(diǎn)互連時使能。
6.一種現(xiàn)場可編程門陣列的開關(guān)結(jié)構(gòu)，所述現(xiàn)場可編程門陣列包括可編程邏輯單元及所述可編程邏輯單元的布線結(jié)構(gòu)，所述布線結(jié)構(gòu)的交點(diǎn)上具備互連節(jié)點(diǎn)，其特征在于，所述開關(guān)結(jié)構(gòu)包括分裂柵極存儲器，所述分裂柵極存儲器適于提供所述互連節(jié)點(diǎn)之間的互連關(guān)系O
7.如權(quán)利要求6所述的開關(guān)結(jié)構(gòu)，其特征在于，所述分裂柵極存儲器包括:第一分裂柵極存儲陣列和第二分裂柵極存儲陣列； 所述第一分裂柵極存儲陣列適于存儲所述可編程邏輯單元的執(zhí)行內(nèi)容； 所述第二分裂柵極存儲陣列適于連接所述互連節(jié)點(diǎn)。
8.如權(quán)利要求7所述的開關(guān)結(jié)構(gòu)，其特征在于，所述分裂柵極存儲器包括:第一分裂柵極存儲陣列和第二分裂柵極存儲陣列； 所述第一分裂柵極存儲陣列適于存儲所述可編程邏輯單元的執(zhí)行內(nèi)容； 所述第二分裂柵極存儲陣列適于連接所述互連節(jié)點(diǎn)。
9.如權(quán)利要求8所述的開關(guān)結(jié)構(gòu)，其特征在于，所述互連節(jié)點(diǎn)包括具有互連關(guān)系的第一互連節(jié)點(diǎn)及第二互連節(jié)點(diǎn)； 所述第二分裂柵極存儲陣列包括第一分裂柵極存儲位和第二分裂柵極存儲位；所述分裂柵極存儲位包括位線電極、控制柵極及源線電極；所述第一分裂柵極存儲位的位線電極連接至所述第一互連節(jié)點(diǎn)，控制柵極連接至柵控電壓，源線電極適于在所述第一互連節(jié)點(diǎn)與第二互連節(jié)點(diǎn)互連時連接至編程電壓； 所述第二分裂柵極存儲位的位線電極連接至所述第二互連節(jié)點(diǎn)，控制柵極連接至所述柵控電壓，源線電極適于在所述第一互連節(jié)點(diǎn)與第二互連節(jié)點(diǎn)互連時連接至所述編程電壓。
10.如權(quán)利要求9所述的開關(guān)結(jié)構(gòu)，其特征在于，所述第一分裂柵極存儲位和第二分裂柵極存儲位共用一 個源線電極。
【文檔編號】G11C16/06GK103824594SQ201410086089
【公開日】2014年5月28日 申請日期:2014年3月10日 優(yōu)先權(quán)日:2014年3月10日
【發(fā)明者】肖軍 申請人:上海華虹宏力半導(dǎo)體制造有限公司