專利名稱：具有片內(nèi)終止功能的半導(dǎo)體存儲(chǔ)器芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種諸如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)芯片之類的半導(dǎo)體存儲(chǔ)器芯片，具體地，涉及一種具有片內(nèi)終止(On-DieTermination，ODT)功能的半導(dǎo)體存儲(chǔ)器芯片。
背景技術(shù)：
如合并在此以作參考的US 7,102,200 B2中所述，高頻工作時(shí)，良好的信號(hào)完整性需要終止電路。
作為相關(guān)技術(shù)，EP 1 308 849 A2公開(kāi)了一種具有有源終止電路的存儲(chǔ)器電路，其全部?jī)?nèi)容合并在此，以作參考。公開(kāi)的電路包括信號(hào)端子、同步輸入緩沖器、異步輸入緩沖器和開(kāi)關(guān)電路。同步輸入緩沖器具有與信號(hào)端子耦合的輸入。異步輸入緩沖器具有與信號(hào)端子耦合的另一輸入。開(kāi)關(guān)電路根據(jù)存儲(chǔ)器電路的工作模式，選擇性地輸出同步輸入緩沖器的輸出，或異步輸入緩沖器的另一輸出。
但是，根據(jù)EP 1 308 849的公開(kāi)內(nèi)容，可能出現(xiàn)同步輸入緩沖器發(fā)生故障的問(wèn)題。因此，需要可以以更高的精確度工作的電路。

發(fā)明內(nèi)容
根據(jù)本發(fā)明一個(gè)方面，具有片內(nèi)終止(ODT)功能的半導(dǎo)體存儲(chǔ)器芯片包括延遲鎖定環(huán)(DLL)電路、同步電路、異步電路、選擇信號(hào)發(fā)生器和選擇器。將DLL電路配置來(lái)在斷言時(shí)鐘使能(CKE)信號(hào)時(shí)，響應(yīng)時(shí)鐘信號(hào)，產(chǎn)生本地時(shí)鐘信號(hào)。DLL電路具有預(yù)定引導(dǎo)(boost)時(shí)間。將選擇信號(hào)發(fā)生器配置來(lái)考慮預(yù)定引導(dǎo)時(shí)間，斷言選擇信號(hào)。將選擇器配置來(lái)選擇異步電路的輸出，直到斷言了選擇信號(hào)，而斷言了選擇信號(hào)之后，選擇同步電路的另一輸出。
通過(guò)學(xué)習(xí)一些優(yōu)選實(shí)施例的描述并參考附圖，可以理解本發(fā)明的目的，以及更加完整地理解其結(jié)構(gòu)。


圖1是示意性地部分示出根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器芯片的方框圖；圖2是示出圖1的半導(dǎo)體存儲(chǔ)器芯片中包括的ODT電路的方框圖；圖3是示出圖2的ODT電路中包括的內(nèi)部時(shí)鐘使能(內(nèi)部CKE)信號(hào)發(fā)生器的方框圖；圖4是示出在400MHz使用半導(dǎo)體存儲(chǔ)器芯片的條件下，圖1的半導(dǎo)體存儲(chǔ)器芯片中的信號(hào)關(guān)系的時(shí)序圖；圖5是示出在533MHz使用半導(dǎo)體存儲(chǔ)器芯片的另一條件下，圖1的半導(dǎo)體存儲(chǔ)器芯片中的信號(hào)關(guān)系的另一時(shí)序圖；以及圖6是示意性示出在根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體存儲(chǔ)器芯片中包括的另一內(nèi)部CKE信號(hào)發(fā)生器的方框圖。
本發(fā)明可以具有多種修改以及可選形式，圖中示出其特定實(shí)施例，作為示例，并在此對(duì)其進(jìn)行詳細(xì)描述。但是，應(yīng)該理解，圖和詳細(xì)描述并不旨在將本發(fā)明限制于所公開(kāi)的特定形式，相反，其目的是要覆蓋落入由所附權(quán)利要求限定的本發(fā)明精神和范圍之內(nèi)的所有修改、等同物和可選形式。
具體實(shí)施例方式
參考圖1，根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體存儲(chǔ)器芯片10是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)芯片，包括模式寄存器11、控制電路13和ODT電路15。
模式寄存器11存儲(chǔ)與半導(dǎo)體存儲(chǔ)器芯片10所使用的預(yù)定頻率相關(guān)聯(lián)的預(yù)定值。例如，本實(shí)施例的半導(dǎo)體存儲(chǔ)器芯片10可以用在四種不同的預(yù)先定義的頻率上，即，400MHz、533MHz、667MHz和800MHz。所述預(yù)定頻率是預(yù)先定義的頻率之中實(shí)際使用的一個(gè)頻率。模式寄存器可以包括擴(kuò)展模式寄存器。
控制電路13根據(jù)模式寄存器11中存儲(chǔ)的預(yù)定值，產(chǎn)生頻率相關(guān)信號(hào)。頻率相關(guān)信號(hào)暗示預(yù)定頻率。換言之，頻率相關(guān)信號(hào)用于通知在預(yù)先定義的頻率中，哪個(gè)是預(yù)定頻率。
ODT電路15響應(yīng)斷言(asserted)的ODT信號(hào)，終止DQ路徑。在本實(shí)施例中，ODT電路15考慮ODT電路15中所包括的延遲鎖定環(huán)(DLL)電路的引導(dǎo)(boost)時(shí)間，執(zhí)行終止；DLL電路的引導(dǎo)時(shí)間是在DLL電路開(kāi)始工作之后，進(jìn)行穩(wěn)定工作所需的時(shí)間，下稱預(yù)定引導(dǎo)時(shí)間。
具體地，如圖2所示，ODT電路15包括DLL電路100、內(nèi)部ODT信號(hào)發(fā)生器200、前置緩沖器350和終止電路300。將DLL電路100配置為在斷言CKE信號(hào)時(shí)，響應(yīng)時(shí)鐘(CK)信號(hào)，產(chǎn)生本地時(shí)鐘信號(hào)LoCLK。將內(nèi)部ODT信號(hào)發(fā)生器200配置為響應(yīng)ODT信號(hào)，產(chǎn)生內(nèi)部ODT信號(hào)ODT_internal，其中內(nèi)部ODT信號(hào)ODT_internal與本地時(shí)鐘信號(hào)LoCLK異步，直到DLL電路100變得穩(wěn)定，而在DLL電路100變得穩(wěn)定之后，內(nèi)部ODT信號(hào)與本地時(shí)鐘信號(hào)LoCLK同步。在本實(shí)施例中，終止電路300包括與前置緩沖器350相連的n-MOS和p-MOS晶體管，以及與n-MOS和p-MOS晶體管相連的電阻器。DQ路徑連接在電阻器之間，當(dāng)斷言內(nèi)部ODT信號(hào)ODT_internal時(shí)，DQ路徑被終止。前置緩沖器350根據(jù)內(nèi)部ODT信號(hào)ODT_internal控制終止電路300。
根據(jù)本實(shí)施例，所示的內(nèi)部ODT信號(hào)發(fā)生器200包括同步電路400、異步電路500、選擇信號(hào)發(fā)生器600和選擇器700。
將同步電路400配置為將ODT信號(hào)延遲通過(guò)使用本地時(shí)鐘信號(hào)LoCLK而獲得的預(yù)定延遲時(shí)間。預(yù)定延遲時(shí)間與ODT等待時(shí)間(ODTL)相對(duì)應(yīng)。即，預(yù)定延遲時(shí)間等于ODT等待時(shí)間和本地時(shí)鐘信號(hào)LoCLK的一個(gè)周期之積。同步電路400輸出延遲的ODT信號(hào)，作為同步信號(hào)ODT_Stnc。
將異步電路500配置為響應(yīng)ODT信號(hào)，產(chǎn)生異步信號(hào)ODT_Async。
將選擇信號(hào)發(fā)生器600配置為考慮預(yù)定引導(dǎo)時(shí)間，來(lái)斷言選擇信號(hào)SEL。具體地，當(dāng)在斷言CKE信號(hào)之后，經(jīng)過(guò)預(yù)定調(diào)整時(shí)間時(shí)，選擇信號(hào)發(fā)生器600斷言選擇信號(hào)SEL。預(yù)定調(diào)整時(shí)間等于預(yù)定引導(dǎo)時(shí)間，或比其更長(zhǎng)。在本實(shí)施例中，預(yù)定調(diào)整時(shí)間比預(yù)定引導(dǎo)時(shí)間與在同步電路400處不可避免的內(nèi)部延遲之和更長(zhǎng)，但是比預(yù)定引導(dǎo)時(shí)間、在同步電路400處不可避免的內(nèi)部延遲與在選擇器700處的開(kāi)關(guān)容限(margin)的另一和要短，其中圖4和5中，用符號(hào)“td4”示出了在同步電路400處不可避免的內(nèi)部延遲。
根據(jù)本實(shí)施例的選擇信號(hào)發(fā)生器600包括內(nèi)部CKE信號(hào)發(fā)生器610和ODT等待時(shí)間計(jì)數(shù)器660。
將內(nèi)部CKE信號(hào)發(fā)生器610配置為將CKE信號(hào)延遲預(yù)定CKE延遲時(shí)間，圖4或5中用符號(hào)tXPDLL示出了預(yù)定CKE延遲時(shí)間。內(nèi)部CKE信號(hào)發(fā)生器610輸出延遲的CKE信號(hào)，作為進(jìn)入ODT等待時(shí)間計(jì)數(shù)器660的內(nèi)部CKE信號(hào)CKE_internal。
在本實(shí)施例中，內(nèi)部CKE信號(hào)發(fā)生器610根據(jù)使用CK信號(hào)而獲得的預(yù)定CKE延遲時(shí)間tXPDLL，執(zhí)行對(duì)CKE信號(hào)的延遲過(guò)程。所示的內(nèi)部CKE信號(hào)發(fā)生器610從圖1所示的控制電路13接收頻率相關(guān)信號(hào)，并用CK信號(hào)和頻率相關(guān)信號(hào)來(lái)計(jì)算預(yù)定CKE延遲時(shí)間tXPDLL。
更具體地，如圖3所示，內(nèi)部CKE信號(hào)發(fā)生器610包括中間信號(hào)發(fā)生器620和延遲電路630。
配置中間信號(hào)發(fā)生器620，使其將CKE信號(hào)鎖存第一時(shí)間段，以輸出鎖存的CKE信號(hào)，作為中間信號(hào)CKE_im。所示中間信號(hào)發(fā)生器620包括移位寄存器，所述移位寄存器包括多個(gè)串行連接的觸發(fā)器621，并以時(shí)鐘信號(hào)的周期工作；所述第一時(shí)間段等于CK信號(hào)的一個(gè)周期與觸發(fā)器621的數(shù)量之積。在本實(shí)施例中，選擇觸發(fā)器621的數(shù)量，使得在預(yù)定頻率是預(yù)先定義的頻率之中的最低頻率的情況下，從延遲電路630輸出中間信號(hào)CKE_im，作為內(nèi)部CKE信號(hào)CKE_internal。
配置延遲電路630，使其將中間信號(hào)CKE_im延遲第二時(shí)間段，以輸出延遲的中間信號(hào)，作為進(jìn)入ODT等待時(shí)間計(jì)數(shù)器660的內(nèi)部CKE信號(hào)CKE_internal。在本實(shí)施例中，所述第二時(shí)間段是根據(jù)頻率相關(guān)信號(hào)，在包括0納秒(0ns)的多個(gè)延遲時(shí)間段中可選擇的。
所示的延遲電路630包括延遲信號(hào)發(fā)生器640和延遲信號(hào)選擇器650。將延遲信號(hào)發(fā)生器640配置為使中間信號(hào)CKE_im延遲多個(gè)延遲時(shí)間段，以產(chǎn)生多個(gè)延遲信號(hào)；所述延遲時(shí)間段彼此不同，并分別對(duì)應(yīng)于預(yù)先定義的頻率。在本實(shí)施例中，延遲信號(hào)發(fā)生器640包括多個(gè)串行連接的觸發(fā)器641和多個(gè)抽頭642。每個(gè)抽頭642與觸發(fā)器641的輸出部分之一相連。因?yàn)楸緦?shí)施例的半導(dǎo)體存儲(chǔ)器芯片10可以用在4種不同的預(yù)先定義的頻率上，即，400MHz、533MHz、667MHz和800MHz，所以觸發(fā)器641的數(shù)量至少是3個(gè)，抽頭642的數(shù)量至少是2個(gè)。抽頭642和末級(jí)觸發(fā)器641的輸出部分643分別輸出延遲信號(hào)。將延遲信號(hào)輸入延遲信號(hào)選擇器650。在本實(shí)施例中，還將中間信號(hào)CKE_im作為另一延遲信號(hào)，輸入延遲信號(hào)選擇器650。將延遲信號(hào)選擇器650配置為根據(jù)頻率相關(guān)信號(hào)，選擇延遲信號(hào)之一。從延遲信號(hào)選擇器650向ODT等待時(shí)間計(jì)數(shù)器660輸出選擇的延遲信號(hào)，作為內(nèi)部CKE信號(hào)CKE_internal。
回到圖2，配置ODT等待時(shí)間計(jì)數(shù)器660，使其通過(guò)根據(jù)ODT等待時(shí)間對(duì)時(shí)鐘信號(hào)周期進(jìn)行計(jì)數(shù)，將內(nèi)部CKE信號(hào)CKE_internal鎖存預(yù)定延遲時(shí)間。ODT等待時(shí)間計(jì)數(shù)器660輸出鎖存的內(nèi)部CKE信號(hào)，作為進(jìn)入選擇器700的選擇信號(hào)SEL。換言之，當(dāng)在斷言CKE信號(hào)之后，至少經(jīng)過(guò)預(yù)定CKE延遲時(shí)間tXPDLL與ODT等待時(shí)間之和時(shí)，斷言選擇信號(hào)SEL。
將選擇器700配置為選擇異步信號(hào)ODT_Async，直到斷言了選擇信號(hào)SEL，并在斷言選擇信號(hào)SEL之后，選擇同步信號(hào)ODT_Sync。
圖4示出將半導(dǎo)體存儲(chǔ)器芯片用在400MHz，即，一個(gè)時(shí)鐘周期(tCK)是2.5ns時(shí)的示例。預(yù)定引導(dǎo)時(shí)間是20ns，ODT等待時(shí)間是5個(gè)時(shí)鐘周期(5tCK)。在本實(shí)施例中，考慮到預(yù)定引導(dǎo)時(shí)間20ns和400MHz下的開(kāi)關(guān)容限5ns，選擇預(yù)定CKE延遲時(shí)間tXDLL為10個(gè)時(shí)鐘周期(10tCK)，即，25ns。因此，當(dāng)斷言了選擇信號(hào)SEL時(shí)，同步信號(hào)ODT_Sync跟隨ODT信號(hào)，從而不會(huì)發(fā)生故障。
無(wú)論半導(dǎo)體存儲(chǔ)器芯片的工作頻率是多少，預(yù)定引導(dǎo)時(shí)間實(shí)質(zhì)上保持恒定，例如，在所示示例中，是20ns。另一方面，時(shí)鐘周期(tCK)根據(jù)工作頻率而變化。例如，如果工作頻率是533MHz，一個(gè)時(shí)鐘周期(tCK)是1.876ns；10個(gè)時(shí)鐘周期(10tCK)是18.76ns，小于預(yù)定引導(dǎo)時(shí)間20ns。在本實(shí)施例中，如圖5所示，在533MHz，預(yù)定CKE延遲時(shí)間tXPDLL是13個(gè)時(shí)鐘周期(13tCK)即24.4ns。因此，即使改變了半導(dǎo)體存儲(chǔ)器芯片的工作頻率，它也可以無(wú)故障地工作。
如本實(shí)施例中所示，預(yù)先定義的頻率，即，400MHz、533MHz、667MHz和800MHz，優(yōu)選地與頻率相關(guān)信號(hào)的可能內(nèi)容或存儲(chǔ)在模式寄存器11中的預(yù)定值相對(duì)應(yīng)，以便在選擇器700處獲得合適的開(kāi)關(guān)工作，而不會(huì)出現(xiàn)故障。但是，本發(fā)明允許考慮所需精度和/或用于輸出內(nèi)部ODT信號(hào)ODT_internal的容許時(shí)間容限，進(jìn)行一些修改。例如，如果存儲(chǔ)在模式寄存器11中的預(yù)定值指示兩個(gè)或多個(gè)可能頻率，控制電路13可以考慮可能頻率的最高頻率，產(chǎn)生頻率相關(guān)信號(hào)。在這種情況下，可以考慮可能頻率的最低頻率，確定選擇器700處的開(kāi)關(guān)容限。
以下，將解釋根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體存儲(chǔ)器芯片。第二實(shí)施例是對(duì)第一實(shí)施例的修改，與第一實(shí)施例相似。第二實(shí)施例與第一實(shí)施例的不同之處在于內(nèi)部CKE信號(hào)發(fā)生器610中所包括的延遲電路的結(jié)構(gòu)，特別是延遲信號(hào)發(fā)生器的結(jié)構(gòu)。
參考圖6，根據(jù)第二實(shí)施例，包括在延遲電路635中的延遲信號(hào)發(fā)生器645包括多個(gè)串行連接的延遲元件6461到6463，以及多個(gè)抽頭647。每個(gè)抽頭647與延遲元件6461到6462的輸出部分之一相連。延遲元件6461、6462和6463分別提供延遲時(shí)間段d1、d2-d1和d3-(d1+d2)。抽頭647和末級(jí)延遲元件6463的輸出部分648分別輸出延遲信號(hào)10tCK+d1、10tCK+d2和10tCK+d3。分別考慮工作頻率533MHz、667MHz和800MHz，確定相對(duì)于10tCK的差d1、d2和d3。
在上述實(shí)施例中，雖然根據(jù)存儲(chǔ)在模式寄存器11中的預(yù)定值，產(chǎn)生頻率相關(guān)信號(hào)，但是可以從半導(dǎo)體存儲(chǔ)器信號(hào)外部直接提供頻率相關(guān)信號(hào)，或通過(guò)解釋或假設(shè)命令信號(hào)等，在半導(dǎo)體存儲(chǔ)器信號(hào)內(nèi)部產(chǎn)生頻率相關(guān)信號(hào)；在前一種情況下，要求半導(dǎo)體存儲(chǔ)器芯片具有只用于從外部接收頻率相關(guān)信號(hào)的端子。
雖然描述了確定為本發(fā)明的優(yōu)選實(shí)施例，但是本領(lǐng)域技術(shù)人員將理解，在不背離本發(fā)明精神的前提下，可以做出其它和進(jìn)一步的修改，并且應(yīng)該要求保護(hù)落入本發(fā)明實(shí)際范圍中的所有實(shí)施例。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器芯片，包括延遲鎖定環(huán)(DLL)電路，配置來(lái)在斷言了時(shí)鐘使能(CKE)信號(hào)時(shí)，響應(yīng)時(shí)鐘信號(hào)，產(chǎn)生本地時(shí)鐘信號(hào)，所述DLL電路具有預(yù)定引導(dǎo)時(shí)間；同步電路，配置來(lái)將輸入信號(hào)延遲通過(guò)使用所述本地時(shí)鐘信號(hào)而獲得的預(yù)定延遲時(shí)間，所述同步電路輸出延遲的輸入信號(hào)，作為同步信號(hào)；異步電路，配置來(lái)響應(yīng)輸入信號(hào)，產(chǎn)生異步信號(hào)；選擇信號(hào)發(fā)生器，配置來(lái)在斷言了CKE信號(hào)之后，經(jīng)過(guò)預(yù)定調(diào)整時(shí)間時(shí)，斷言選擇信號(hào)，所述預(yù)定調(diào)整時(shí)間等于或長(zhǎng)于所述預(yù)定引導(dǎo)時(shí)間；以及選擇器，配置來(lái)選擇異步信號(hào)，直到斷言了選擇信號(hào)，并在斷言選擇信號(hào)之后，選擇同步信號(hào)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器芯片，其中，所述選擇信號(hào)發(fā)生器根據(jù)使用時(shí)鐘信號(hào)而獲得的所述預(yù)定調(diào)整時(shí)間，執(zhí)行斷言過(guò)程。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器芯片，所述半導(dǎo)體存儲(chǔ)器芯片可工作在多個(gè)預(yù)先定義的頻率上，其中所述選擇信號(hào)發(fā)生器通過(guò)使用時(shí)鐘信號(hào)和頻率相關(guān)信號(hào)，來(lái)計(jì)算所述預(yù)定調(diào)整時(shí)間，所述頻率相關(guān)信號(hào)通知預(yù)定頻率，所述預(yù)定頻率是所述預(yù)先定義的頻率中實(shí)際使用的頻率。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器芯片，還包括模式寄存器，適于存儲(chǔ)與所述預(yù)定頻率相關(guān)聯(lián)的預(yù)定值；以及控制電路，適于根據(jù)所述預(yù)定值，產(chǎn)生所述頻率相關(guān)信號(hào)。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器芯片，輸入信號(hào)是片內(nèi)終止(ODT)信號(hào)，所述選擇器選擇同步信號(hào)與異步信號(hào)之一，作為內(nèi)部ODT信號(hào)，所述半導(dǎo)體存儲(chǔ)器芯片還包括信號(hào)線和終止電路，將所述終止電路配置來(lái)響應(yīng)所述內(nèi)部ODT信號(hào)，終止所述信號(hào)線。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器芯片，所述本地時(shí)鐘信號(hào)和時(shí)鐘信號(hào)的每一個(gè)包括多個(gè)周期，其中所述預(yù)定延遲時(shí)間與ODT等待時(shí)間相對(duì)應(yīng)；以及將所述同步電路配置來(lái)在接收到所述ODT信號(hào)時(shí)，根據(jù)所述ODT等待時(shí)間，對(duì)所述本地時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)，以產(chǎn)生所述同步信號(hào)，所述預(yù)定延遲時(shí)間等于所述ODT等待時(shí)間與所述本地時(shí)鐘信號(hào)的一個(gè)周期之積。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器芯片，其中選擇信號(hào)發(fā)生器包括內(nèi)部CKE信號(hào)發(fā)生器，配置來(lái)將所述CKE信號(hào)延遲預(yù)定CKE延遲時(shí)間，所述內(nèi)部CKE信號(hào)發(fā)生器輸出延遲的CKE信號(hào)，作為內(nèi)部CKE信號(hào)；以及ODT等待時(shí)間計(jì)數(shù)器，配置來(lái)通過(guò)根據(jù)所述ODT等待時(shí)間對(duì)時(shí)鐘信號(hào)的周期進(jìn)行計(jì)數(shù)，將所述內(nèi)部CKE信號(hào)鎖存所述預(yù)定延遲時(shí)間，所述ODT等待時(shí)間計(jì)數(shù)器輸出鎖存的內(nèi)部CKE信號(hào)，作為進(jìn)入選擇器的選擇信號(hào)。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器芯片，所述半導(dǎo)體存儲(chǔ)器芯片用在預(yù)定頻率上，其中所述內(nèi)部CKE信號(hào)發(fā)生器包括中間信號(hào)發(fā)生器，配置來(lái)將所述CKE信號(hào)鎖存第一時(shí)間段，所述中間信號(hào)發(fā)生器輸出鎖存的CKE信號(hào)，作為中間信號(hào)；以及延遲電路，配置來(lái)將所述中間信號(hào)延遲第二時(shí)間段，所述延遲電路輸出延遲的中間信號(hào)，作為進(jìn)入所述ODT等待時(shí)間計(jì)數(shù)器的內(nèi)部CKE信號(hào)。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器芯片，可工作在多個(gè)預(yù)先定義的頻率上，其中所述延遲電路包括延遲信號(hào)發(fā)生器，配置來(lái)將所述中間信號(hào)延遲多個(gè)延遲時(shí)間段，以產(chǎn)生多個(gè)延遲信號(hào)，所述延遲時(shí)間段彼此不同，并分別與所述預(yù)先定義的頻率相對(duì)應(yīng)；以及延遲信號(hào)選擇器，配置來(lái)根據(jù)頻率相關(guān)信號(hào)，選擇所述延遲信號(hào)之一，所述頻率相關(guān)信號(hào)指示被估計(jì)為所述預(yù)定頻率的頻率。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)器芯片，其中延遲信號(hào)發(fā)生器包括多個(gè)串行連接的觸發(fā)器，以及一個(gè)或多個(gè)抽頭，每個(gè)觸發(fā)器設(shè)置有輸出部分，每個(gè)抽頭與輸出部分之一相連，相連的觸發(fā)器的末級(jí)和抽頭分別輸出所述延遲信號(hào)。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)器芯片，所述預(yù)先定義的頻率是4種或更多種不同的頻率，其中觸發(fā)器數(shù)目是3個(gè)或更多，抽頭數(shù)目是2個(gè)或更多。
12.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)器芯片，其中延遲信號(hào)發(fā)生器包括多個(gè)串行連接的延遲元件，以及一個(gè)或多個(gè)抽頭，每個(gè)延遲元件設(shè)置有輸出部分，每個(gè)抽頭與輸出部分之一相連，相連的延遲元件的末級(jí)和抽頭分別輸出所述延遲信號(hào)。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器芯片，所述預(yù)先定義的頻率是4種或更多種不同的頻率，其中延遲元件數(shù)目是3個(gè)或更多，抽頭數(shù)目是2個(gè)或更多。
14.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)器芯片，其中中間信號(hào)發(fā)生器包括移位寄存器，所述移位寄存器包括預(yù)定數(shù)目的、串行連接的觸發(fā)器，并以時(shí)鐘信號(hào)的周期工作，所述第一時(shí)間段等于所述預(yù)定數(shù)目與時(shí)鐘信號(hào)的一個(gè)周期之積。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲(chǔ)器芯片，其中選擇所述預(yù)定數(shù)目，使得在所述預(yù)定頻率是所述預(yù)先定義的頻率中最低頻率的情況下，從延遲電路輸出所述中間信號(hào)，作為內(nèi)部CKE信號(hào)。
16.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)器芯片，還包括模式寄存器，適于存儲(chǔ)與所述預(yù)定頻率相關(guān)聯(lián)的預(yù)定值；以及控制電路，適于根據(jù)所述預(yù)定值，產(chǎn)生所述頻率相關(guān)信號(hào)。
17.一種半導(dǎo)體存儲(chǔ)器芯片，包括延遲鎖定環(huán)(DLL)電路，配置來(lái)在斷言了時(shí)鐘使能(CKE)信號(hào)時(shí)，響應(yīng)時(shí)鐘信號(hào)，產(chǎn)生本地時(shí)鐘信號(hào)，所述DLL電路具有預(yù)定引導(dǎo)時(shí)間；同步電路，配置來(lái)產(chǎn)生與所述本地時(shí)鐘信號(hào)同步的同步信號(hào)；異步電路，配置來(lái)響應(yīng)輸入信號(hào)，產(chǎn)生異步信號(hào)；選擇信號(hào)發(fā)生器，配置來(lái)考慮所述預(yù)定引導(dǎo)時(shí)間，斷言選擇信號(hào)；以及選擇器，配置來(lái)選擇異步信號(hào)，直到斷言了選擇信號(hào)，并在斷言選擇信號(hào)之后，選擇同步信號(hào)。
全文摘要
公開(kāi)了一種具有片內(nèi)終止(ODT)功能的半導(dǎo)體存儲(chǔ)器芯片，其包括延遲鎖定環(huán)(DLL)電路、同步電路、異步電路、選擇信號(hào)發(fā)生器和選擇器。將DLL電路配置來(lái)在斷言時(shí)鐘使能(CKE)信號(hào)時(shí)，響應(yīng)時(shí)鐘信號(hào)，產(chǎn)生本地時(shí)鐘信號(hào)。DLL電路具有預(yù)定引導(dǎo)(boost)時(shí)間。將選擇信號(hào)發(fā)生器配置來(lái)考慮預(yù)定引導(dǎo)時(shí)間，斷言選擇信號(hào)。將選擇器配置來(lái)選擇異步電路的輸出，直到斷言了選擇信號(hào)，而斷言了選擇信號(hào)之后，選擇同步電路的另一輸出。
文檔編號(hào)H03K19/0175GK1953095SQ20061013202
公開(kāi)日2007年4月25日 申請(qǐng)日期2006年10月19日 優(yōu)先權(quán)日2005年10月21日
發(fā)明者細(xì)江由樹(shù), 藤澤宏樹(shù) 申請(qǐng)人:爾必達(dá)存儲(chǔ)器股份有限公司